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8bitmultiplicatin
- it is a 8 bit multiplication vhdl program.sorry ,my english is poor ,but my programmor is used.-it is a bit multiplication 8 vhdl program.s orry, my english is poor. but my programmor is used.
amnavi
- 美国海军VHDL编程指南,方便学习且仅供学习之用-U.S. Navy VHDL programming guide, facilitate learning and learning purposes only
VerilogHDL
- 本文主要分析了FIR数字滤波器的基本结构和硬件构成特点,简要介绍了FIR滤波器实现的方式优缺点 结合Altera公司的Stratix系列产品的特点,以一个基于MAC的8阶FIR数字滤波器的设计为例,给出了使用Verilog硬件描述语言进行数字逻辑设计的过程和方法,并且在QuartusⅡ的集成开发环境下编写HDL代码,进行综合 利用QuartusⅡ内部的仿真器对设计做脉冲响应仿真和验证。-This paper analyzes the FIR digital filter structure an
fpga_div
- Altera的FPGA，设计的硬件除法器-Altera' s FPGA, the design of the hardware divider
pic16c765_HID_mouse
- USB HID mouse device firmware source code using PIC s MCU
AnFPGASoftwareDefinedUltraWidebandTransceiver
- Increasing interest in ultra-wideband (UWB) communications has engendered the need for a test bed for UWB systems. An FPGA-based software-defined radio provides both postfabrication definition of the radio and ample parallel processing power. Thi
MUL
- 8-bit modified Booth s algorithm multiplier
miaobiao
- 体育用记时秒表，显示MS，S,MIN功能-watch
pcm
- 1）．输入码流DATA，速率为2.04Mb/S；每帧256bit，其中前8bit为帧同步码；偶数帧的帧同步码为10011011，奇数帧的帧同步码为110XXXXX（X为任意值）。 2）．系统初始状态为失步态，失步信号FLOSS输出低电平，电路在输入码流里逐比特搜寻同步码，当搜寻到第一个偶帧同步码后，电路转为逐帧搜寻，当连续三帧均正确地搜寻到同步码后，系统状态转为同步态，失步信号输出高电平；否则电路重新进入逐比特搜寻状态。 3）．系统处于同步态后，当连续四帧检出的同步码均错误，则系统转为
ac97_latest.tar
- simple AC97 Controller IP core. It supports one AC97 codec, with 6 output and 3 input channels. This AC97 Controller s fully AC97 Revision 2.2 compliant. it only supports AC97 Audio Codecs.
TemperatureMonitor_lab
- 实现温度的实时的检测，使用Verilog语言，适用于actel公司的FPGA-To achieve real-time temperature detection, the use of Verilog language, the company' s FPGA for actel
mipscpu-source
- mips cpu的实现.MIPS是世界上很流行的一种RISC处理器。MIPS公司的R系列就是在此基础上开发的RISC工业产品的微处理器。这些系列产品为很多计算机公司采用构成各种工作站和计算 机系统。 -mips cpu implementation. MIPS is the world' s very popular as a RISC processor. MIPS company' s R series is based on the development of industr
jj
- 本题设计一个数字存储示波器，以Xilinx公司20万门FPGA芯片为核心，辅以必要的外围电路（包括信号调理、采样保持、内部触发、A/D转换、D/A转换和I/O模块），利用VHDL语言编程，实现了任意波形的单次触发、连续触发和存储回放功能，并按要求进行了垂直灵敏度和扫描速度的挡位设置。信号采集时，将外部输入信号经信号调理模块调节到A/D电路输入范围，经A/D转换后送入FPGA内部的双口RAM进行高速缓存，并将结果通过D/A转换送给通用示波器进行显示，完成了对中、低频信号的实时采样和高频信号的等效采
apb_uart
- UART实现异步收发功能，波特率可调，非常的好用，是新手的入门基础-s
xxtpxh
- 线性调频信号运用dds中改变k来实现信号调频的策略-Linear FM signal to change the use of k dds FM' s strategy to achieve signal
VHDL
- 一些简单基本的vhdl代码源程序，包扩三八译码器，数据选择器，30s倒计时器等-Some simple basic VHDL source code procedures, bag expanding 38 decoder, data selector, 30 s down timer, etc
A-VHDL-Implemetation-of-the-Advanced-Encryption-S
- A VHDL Implemetation of the Advanced Encryption Standard-Rijndael Algorithm
s
- 结合MATLAB使用dsp builder编写正弦信号发生器，然后转换成VHDL语言-MATLAB dsp builder
carry-look-ahead
- it's implementation for carry lookahead adder in vhdl
clock
- there's a clock divider for DE2 altra board clock (50MHz)