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Some_design_of_interface(IIC_P
- 一些接口电路的Verilog设计，主要包括IIC、PS2、矩阵键盘、RS232、还有一些基础试验的源代码如：除法器、多路选择器、加法器、减法器、8位优先编码器等。,Some design of interface(IIC，PS2,RS232...)
mul
- 加法器树乘法器结合了移位相加乘法器和查找表乘法器的优点。它使用的加法器数目等于操作数位数减 1 ，加法器精度为操作数位数的2倍，需要的与门数等于操作数的平方。 因此 8 位乘法器需要7个15位加法器和64个与门-Adder tree multiplier multiplier combination of shift and add multiplier advantage of look-up table. It uses the adder operand is equivalent to
FPGAVerilogHDLcode.RAR
- 一些例程供参考，包括加法器，减法器，多路选择器-failed to translate
jian
- 基于FPGA减法器，实现二进制减法功能，Altera为FPGA初学者详细介绍了FPGA基础知识以及怎样开始进行FPGA设计-FPGA-based subtractor achieve binary subtraction functions, Altera FPGA beginners as described in detail the basics of FPGA FPGA design and how to start
accsub
- 简单的加法器减法器程序代码，Verilog HDL初学者学习可以使用-Simple adder subtractor code, Verilog HDL beginners can use
The-display-of-Subtraction
- 利用VHDL语言编写减法器，并利用七段数码管显示。-Using VHDL language to editing subtraction, and the use of seven digital tube display.
基于FPGA的单精度浮点数乘法器设计
- 《基于FPGA的单精度浮点数乘法器设计》详细介绍了按照IEEE754标准在FPGA上实现单精度浮点加减乘除的方法(The design of single precision floating point multiplier based on FPGA introduces in detail the way of realizing single precision floating point addition, subtraction and multiplication and div