面积和速度的互换是FPGA/CPLD设计的一个重要思想。从理论上讲，一个设计如果时序余量较大，所能运行的频率远远高于设计要求，那么就能通过功能模块复用减少整个设计消耗的芯片面积，这就是用速度的优势换面积的节约；反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么一般可以通过将数据流串并转换，并行复制多个操作模块，对整个设计采取“乒乓操作”和“串并转换”的思想进行处理，在芯片输出模块处再对数据进行“并串转换”。从宏观上看，整个芯片满足了处理速度的要求，这相当于用面积复制换取速度的提高。面

引脚可选且频率固定的差分振荡器,可提供90飞秒 (fs) 的业内最低抖动，从而使得设计人员能够优化性能关键应用中的信号完整性，并降低数据传输误差。可实现轻松定制、频率裕量，并且在一个器件内支持针对现场可编程门阵列 (FPGA) 、模数转换器 (ADC) 、数模转换器 (DAC) 和高速串行链路的多个时钟频率。-High-Performance Ultra-Low Jitter Oscillator