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1024FFT FPGA实现仿真参考
- 1024 点FFT，基于基4蝶形运算,在VC编译通过，可以作为FPGA实现仿真参考-1024-point FFT, radix-4 butterfly operations based in the VC compiler, FPGA emulation can be used as reference
cfgad9235
- ad9235的FPGA配置，可以对ad9235完成完整的FPGA配置，很好-ad9235 FPGA configuration can be done for ad9235 complete FPGA configuration, good
uart_fpga
- 一个完全好用的程序,用ISE 8.2打开就可直接应用-A fully-to-use procedures, with ISE 8.2 can be applied directly to open
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- 串口通信的事例FPGA上面可以实现非常实用-FPGA serial communication above examples can be very useful for implementation
USBblaster
- FPGA的USB应用电路，已经成功通过测试，可以量产。-Application of FPGA circuit of the USB has been successfully tested, can be mass production.
VHDL
- 可用于FPGA的用VHDL语言写的关于串口通讯的源代码-FPGA can be used in the VHDL language used on the source code for serial communication
costas_carrier_recover
- 基于硬件定点的完整的costas载波恢复环设计，FPGA设计可以用之参考。包括输入QPSK信号，16倍符号率采样，初始频差2.4KHz，以及低通滤波器的设计等待。最重要的是有本人的注释，易于上手。-Hardware-based fixed-point of complete costas carrier recovery loop design, FPGA reference design can be used. Including input QPSK signal, 16 times th
9600divider
- 任意分频器,可以实现FPGA的CLK分频功能，已通过编译-Arbitrary frequency divider can be achieved FPGA-CLK sub-band capabilities, has passed the compilation
HDLC_VHDL
- 用VHDL实现从以太网到并行数据以及从并行数据到以太网的HDLC成帧解帧.附详细代码说明,方便阅读.可方面移植到Altera及Xilinx等厂家芯片,是做基于FPGA的以太网设计的好资料-Achieved using VHDL and parallel data from the Ethernet to parallel data from the HDLC framing solution to Ethernet frames. Attached detailed code instructi
uatr_and_dds
- 实现通过PC来控制fpga发出波形，波的形状和频率可通过PC控制，波形利用dds来发出，这是当时我做的电子测量的课程设计。-Fpga implementation given by PC to control the waveform, wave shape and frequency can be controlled through the PC, waveform using dds to send, this is when I do the electronic measurement
Design_of_FPGA_Responder
- 抢答器在各类竞赛中的必备设备，有单路输入的，也有组输入方式，本设计以FPGA 为基础设计了有三组输入(每组三人)，具有抢答计时控制，能够对各抢答小组成绩进行相应加减操作的通用型抢答器；现行的抢答器中主要有两种：小规模数字逻辑芯片译码器和触发器来做，另外一种用单片机来做；小规模数字逻辑电路比较复杂，用单片机来做随着抢答组数的增加有时候存在I/O 口不足的情况；本设计采用FPGA 来做增强了时序控制的灵活性，同时由于FPGA 的I/O 端口资源丰富，可以在本设计基础上稍加修改可以设计具有多组输入的抢
UART
- FPGA实时监测RS232_RX信号是否有数据，若接收到数据，则把接收到的数据通过RS232_TX发送回对方。上位机使用的软件是串口调试助手（多模式课程网站下载）。在代码设计中，数据的波特率是可选的，可以根据需要进行配置，如9600bps，19200bps，38400bps，57600bps或115200bps。发送的数据帧格式为：1位起始位（保持一个传输位周期的低电平），8位数据，无校验位，1位停止位。-The FPGA real monitoring RS232_RX signal whet
uart-IP-Core
- 串口的FPGA VHDL的IP核 可以直接调用使用-Serial FPGA VHDL IP core can be called directly use
uart
- 基于FPGA的一个异步串口收发器（UART）在FPGA上设计Uart发送模块，可以把从pc接收的数据的16进制值加1再发送给PC；设计单片机和FPGA接口模块，可以把接收到的数据送给单片机，并显示在LCD上。-Uart transmission module design on an FPGA FPGA-based asynchronous serial transceiver (UART), can be hexadecimal values from the pc
SLAVE-FIFO-16BITS
- CY7C68013a的slavefifo的固件源代码，keil编写，以及使用FPGA向EP6端点写数据的verilog源代码，没有错误，可以编译成功!-CY7C68013a of slavefifo firmware source code, keil prepared using FPGA and write data to the endpoint EP6 verilog source code, no errors, you can compile successfully!
CAN收发-小文
- CY3 FPGA实现can的收发功能，发送接收的内容(DAC7611 read and write code, to achieve DAC conversion, 12bit DAC chip, SPI Communications)
FpgaMskDemod
- 能够实现MSK的解调，语言为verilog(MSK demodulation can be achieved, and the language is Verilog.)
FpgaMskDemod
- 一种能实现msk的解调，语言为verilog(One can achieve MSK demodulation, the language is Verilog)
源程序
- 基于FPGA的超声波测距，利用原理图绘制，可以转成veilog代码(Ultrasonic ranging based on FPGA, using schematic drawing, can be converted to veilog code)
fifo
- Verilog HDL实现通用的FIFO的一个demo，可以参考这个程序根据自己的需求更改深度和宽度，以及标志位(Verilog HDL implements a demo of a generic FIFO that you can refer to to to change the depth and width, as well as the flag bits, depending on your needs)