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数字锁相环设计源程序
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input freque
SH207
- 微机键盘和单片机的接口程序,采用了上升沿触发中断服务程序,下降沿触发中断服务程序.-computer keyboard and microcontroller interface procedures using the rising edge trigger interrupt service procedures, falling edge triggering a break in service procedures.
COUNT_10
- VHDL源代码.设计一个带有异步清0功能的十进制计数器。计数器时钟clk上升沿有效，清零端为clrn,进位输出为co。 -VHDL source code. Asynchronous design with a 0-counter function of the metric system. Counter clock clk ascending effective end to reset clrn, rounding output co.
M25p80BasicWR
- M25P80是意法半导体公司推出的8M大容量串行接口Flash器件，采用2.7V-3.6V单电源供电，兼容标准的SPI接口，器件在上升沿接收数据，在下降沿发送数据，接口时钟最高为40MHz，支持最大256bytes的快速页面编程操作、快速的块擦除（512Kbit）操作和快速的整体擦除（8MHz）操作；具有操作暂停和硬件写保护功能。-M25P80 is agreed that the semiconductor company introduced 8M large capacity Serial
tlv1544
- TLV1544与TMS320VC5402通过串行口连接，此时，A／D转换芯片作为从设备，DSP提供帧同步和输入／输出时钟信号。TLV1544与DSP之间数据交换的时序图如图3所示。 开始时， 为高电平（芯片处于非激活状态），DATA IN和I/OCLK无效，DATAOUT处于高阻状态。当串行接口使CS变低（激活），芯片开始工作，I／OCLK和DATAIN能使DATA OUT不再处于高阻状态。DSP通过I／OCLK引脚提供输入／输出时钟8序列，当由DSP提供的帧同步脉冲到来后
jiejinkaiguan
- SPCE061A单片机的接近开关控制，有上升沿，下降沿，同时是用时基扫描实现，对所有开关变量的传感器实用
AD
- DA 输出地址0x20400000 由于DAC0832要求输出锁存保持1uS左右 但CPU在读写（对应nGCS4）写信号最大只能到100ns左右 所以外面加了一个地址锁存74573，573锁存下降沿有效（现在是上升沿有效，也可用） 现在电阻不变的情况下，输出0x00，DA输出0V，输出0xff，DA输出1.7V左右
divide
- 除法器的设计本文所采用的除法原理是：对于八位无符号被除数A，先对A转换成高八位是0低八位是A的数C，在时钟脉冲的每个上升沿C 向左移动一位，最后一位补零，同时判断C的高八位是否大于除数B，如是则C的高八位减去B，同时进行移位操作，将C的第二位置1。否则，继续移位操作。经过八个周期后，所得到的C的高八位为余数，第八位为商。从图(1)可清楚地看出此除法器的工作原理。此除法器主要包括比较器、减法器、移位器、控制器等模块。
164-byte
- 单片机驱动74LS164/74HC164的一个示例 74HC164是串入并出的数据移位模块,在其时钟端(CK)每送入一个时钟 脉冲,则其当前的数据线(DT)状态即被移位至输出端输出,164的数据 在时钟上升沿被锁存,输出由A向H依次移位
babin
- 八位并入串出移位寄存器 利用3种状态LOAD,CLK,SOUT,系统时钟为输入的CLK,在这3种状态间变换。发送时,当CLK上升沿时,并且LOAD=1时，输出（SOUT）为并行输入量的最低位（即din（0）），当CLK是上升沿时，LOAD低电平时，输出为并行输入量的最低位（din（0））。
spi_execution_plib_examples
- SPI是一个环形总线结构，由ss（cs）、sck、sdi、sdo构成，其时序其实很简单，主要是在sck的控制下，两个双向移位寄存器进行数据交换。 假设下面的8位寄存器装的是待发送的数据10101010，上升沿发送、下降沿接收、高位先发送。 那么第一个上升沿来的时候 数据将会是sdo=1；寄存器=0101010x。下降沿到来的时候，sdi上的电平将所存到寄存器中去，那么这时寄存器=0101010sdi，这样在8个时钟脉冲以后，两个寄存器的内容互相交换一次。这样就完成里一个spi时序。
RFID13
- 根据曼彻斯***的编码原则（参见本刊2001年第一期《一种采用曼码调制的非接触IC卡读写程序编制》），非接触ID卡采用上升沿对应着位数据“0”，下降沿对应着位数据“1”，微控制器通过检测U2270B输出数据位的跳变来实现对曼彻斯***的译码。在现实工作中，数据信号会受到调制、解调、噪声各种效应的影响，其上升沿和下降沿存在抖动，可采用键盘消抖的办法来消除抖动的影响。根据非接触ID卡64位数据循环发送以及其数据绪构特点，即数据流中第64位为“0”，第1位至第9位为“1”。据此，将“01111111
tb
- 检测上升沿的verilog程序，有验证程序，可用synplify验证
数字锁相环
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input frequency (receive data), Fo (Q5) is the local output frequency.
密勒解码器
- 本题的程序参考了 wangliwei同学的设计文档，在此非常感谢他给我学习的机会。好在我自己是抱着学习的态度来参加这次大赛的，所以也不至于说成抄袭:(. 本文在理解wangliwei同学程序的基础上，改写了“检测模块”，重新编写了“解码模块”以及三个测试程序。所以这次虽然交的很晚，但总算是我自己理解的成果，我学到了知识，这就够了。 关于本次程序的一点理解： (1) 由于给定时钟不完整，“检测模块”中大量使用了“事件触发”，这对综合后的结果肯定会有很大影响，并且不符合同
同步FIFO设计
- 用16*8 RAM实现一个同步先进先出（FIFO）队列设计。由写使能端控制该数据流的写入FIFO，并由读使能控制FIFO中数据的读出。写入和读出的操作由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示。
AD9959.rar
- ad9959驱动程序一个串口通信周期分为指令周期和数据读写周期两个阶段。首先传送指令阶段的8位指令字对应于SCLK的8个上升沿,然后执行由指令设定的1～4个字节的数据读写,完成后再等待下一个指令周期的到来。,AD9959 Driver Single-bit serial 2-wire mode
除法器的设计本文所采用的除法原理
- 除法器的设计本文所采用的除法原理是：对于八位无符号被除数A，先对A转换成高八位是0低八位是A的数C，在时钟脉冲的每个上升沿C 向左移动一位，最后一位补零，同时判断C的高八位是否大于除数B，如是则C的高八位减去B，同时进行移位操作，将C的第二位置1。否则，继续移位操作。经过八个周期后，所得到的C的高八位为余数，第八位为商。从图(1)可清楚地看出此除法器的工作原理。此除法器主要包括比较器、减法器、移位器、控制器等模块。-Divider design used in this paper, the p
cap(10-6)
- DSPF2812学习程序： 用CAP2对脉冲的上升沿进行捕获，再计算脉冲宽度,适于初学者学习-DSPF2812 learning process: Using CAP2 capture the rising edge of the pulse, and then calculate the pulse width, suitable for beginners to learn
cd
- 通过在进程1中检测时钟上升沿，循环累加，触发进程2，一次输出高电平，使灯发光-1 in the process of testing the clock rising edge, cycle accumulate, triggering the process of 2, a high output, so that LED lamp