搜索资源列表
DAC0832
- 自己做的波形发生器的源码和PCB图，能够仿真测试-Waveform generator to do its own source code and PCB map to simulation testing
taxi
- 出租车计价器vhdl程序与仿真 里面含有波形图 供参考-Taximeter VHDL procedures and simulation waveform diagram which contains reference
song
- 歌曲是什么名字我忘了，代码仅提供一个用verilog编写音乐的模板，想编写什么音乐就往里边套用格式就行了。 本程序无法用软件实现仿真音乐效果，当然可以仿真波形输出，真实音乐效果需用开发板仿真才行，所以就不附仿真图了 用quartus2软件打开即可。 -What are the names of songs I forgot, the code with verilog only prepared to provide a template for the music, what mu
ALU8
- ALU算术逻辑单元，8位，含源程序以及仿真后的波形图-ALU arithmetic logic unit 8, including source code, as well as post-simulation waveform
xinhaoyuan
- 基于单片机的波形发生器设计，有源程序，仿真图，可以直接仿真-Waveform generator based on single chip design, with source code, simulation map, you can direct simulation
52PWM
- 利用s52定时器做的一个PWM波形设计，可实现三路PWM波输出，并且每路互相独立，可自由调节频率，占空比，频率从1Hz到高达27KHz，占空比可实现0 至100 。带仿真图，源码。-Do use a PWM timer s52 waveform designed to achieve three-way PWM wave output, and each channel independent of each other, be free to adjust the frequency, dut
modelesim_entry_written
- modelesim 入门讲解 从新建 编写 综合仿真 观察波形 图层 很具体的讲解-modelesim entry written comprehensive simulation to explain the new observations from the waveform to explain a very specific layer
cunchuqi
- 利用MAX+PLUS进行存储器设计 并且进行了编译 仿真 得到了波形图-Using MAX+ PLUS for memory design
Digital-stopwatch-schematic
- 数字式秒表原理图及仿真波形，真实反映数字秒表内部结构-Digital stopwatch schematic and simulation waveforms, a true reflection of the internal structure of digital stopwatch. . .
ADDER
- .采用原理图输入法和文本输入法实现全减器，分层设计，底层由半加器（也用原理图输入法）和逻辑门组成； 2.给出此项设计的仿真波形； 3.选择实验电路进行验证, 由发光管指示显示结果。 -. The use of schematic and text input method input method to achieve full subtracter, hierarchical design, the bottom of the half adder (also used schem
choose-1-from-4
- VHDL语言编写的4选一编码器，已通过仿真验证，并附有波形图-VHDL language 4 select an encoder, has been verified by simulation, together with the waveform. .
xinhaofasengqi
- 该仿真原理图可以通过单片机控制，实现频率和波形的改变-The simulation schematic MCU control, frequency and waveform changes
ADC0809
- ADC0809的verilog实现 及仿真的文件 和仿真的波形图-ADC0809 implementation and simulation of verilog files and simulation waveforms
LED8x8
- 8x8点阵的verilog实现，包含仿真testbench，和仿真的波形图-8x8 dot matrix verilog achieve, including simulation testbench, and simulation waveforms
DDS
- 基于 altera cyclone Ⅳ EP4CE30F23C8N的DDS原理、设计方案以及源代码。可以直接考入开发板使用，内含modelsim波形图，方便仿真使用-Based on the principle of altera cyclone Ⅳ EP4CE30F23C8N DDS, design programs and source code. Can be directly admitted to the development board, containing modelsim w
sync_fifo2
- 基于 altera cyclone Ⅳ EP4CE30F23C8N平台开发。包含了sync结构的fifo2原理、设计方案以及源代码。可以直接考入开发板使用，内含modelsim波形图，方便仿真使用-Altera cyclone Ⅳ EP4CE30F23C8N based platform. Includes sync structure fifo2 principle, design and source code. Can be directly admitted to the develop
test2
- 实验要求： （1）画出5位逐级进位和超前进位加法器的电路图，要求在图中表明输入、输出信号、中间信号等全部相关的信号，且信号命名应和图中的标注一一对应； （2）不能使用课本中的FOR循环语句，VHDL的赋值语句应和电路图一一对应； （3）VHDL代码和仿真波形要保存。 （4）关于超前进位加法器，可以参照课本P160设计。 （5） 要求提交设计报告，按照深大实验报告的标准格式，同时需要代码，仿真结果和综合电路图。 -The experimental requirements:
adder
- 实验要求： （1）画出5位逐级进位和超前进位加法器的电路图，要求在图中表明输入、输出信号、中间信号等全部相关的信号，且信号命名应和图中的标注一一对应； （2）不能使用课本中的FOR循环语句，VHDL的赋值语句应和电路图一一对应； （3）VHDL代码和仿真波形要保存。 （4）关于超前进位加法器，可以参照课本P160设计。 （5） 要求提交设计报告，按照深大实验报告的标准格式，同时需要代码，仿真结果和综合电路图。 -The experimental requirements:
voter7
- 七位表决器，在QuartusII 13.0中，使用原理图输入，分模块设计，并带有仿真波形-Seven input voters,Designed in QuartusII 13.0,using schematic input design, Three module design, and simulation waveform
h_adder
- 基于两个半加器和一个异或门组成的全加器（资料中波形图为半加器的时序仿真图）-Based on two half-adder and an exclusive-or gate full adder (profile picture shows a half adder waveform timing simulation diagram)