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  1. 八位的伪随机数产生的verilog文件

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  2. 八位的伪随机数产生的verilog文件linear-feedback-shift-register-eight pseudo-random number generator in Verilog document linear-feedback - shift-register
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.79kb
    • 提供者:陈正一
  1. 用VHDL生成伪随机数

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  2. 用VHDL生成伪随机数,资源占用少,最高频率可达200MHz
  3. 所属分类:VHDL编程

    • 发布日期:2012-09-28
    • 文件大小:884byte
    • 提供者:al00ok@126.com
  1. wsjscsq

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  2. VHDL程序设计的应用举例:伪随机数产生器-VHDL Programming Application examples: pseudo-random number generator
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:6.54kb
    • 提供者:古月
  1. PN7_gen_wtb

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  2. 一个用vhdl语言写的产生伪随机数PN7例子,经过altera的fpga测试可以使用。-Written in a language with vhdl generate pseudo-random number PN7 example, after the fpga altera test can be used.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:1.3kb
    • 提供者:tofly
  1. chaosushuchaxun

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  2. 利用一种伪随机数生成的新方法 ———超素数法,在单片机的P1.6口产生周期为498的伪随机序列。-Pseudo-random number generator using a new method--- law of prime numbers, generated in the microcontroller ports P1.6 period of 498 pseudo-random sequence.
  3. 所属分类:SCM

    • 发布日期:2017-04-06
    • 文件大小:14.29kb
    • 提供者:wangliping
  1. PRBS

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  2. 代码是伪随机数生成和检测的模块,用于通信行业的FPGA编程。包括VHDL和Verilog两种语言的版本。用于做接口测试。-This module generates or check a PRBS pattern.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:6.95kb
    • 提供者:jinse
  1. Pseudo-random-sequence-generator

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  2. 通过MATLAB的SIMULINK模型设计,实现伪随机数的序列发生器,并通过DSP BUILDER中的SIGNAL COMPILER转换成QuartusII工程,并实现硬件的下载。-Through the MATLAB SIMULINK model design, realization of pseudo random sequence generator, and through the DSP BUILDER of SIGNAL COMPILER converted into Quartu
  3. 所属分类:DSP program

    • 发布日期:2017-03-29
    • 文件大小:520.28kb
    • 提供者:高丽红
  1. sam_test

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  2. 一款加解密SAM芯片的测试程序,包括AES,RSA,伪随机数模块!-An encryption and decryption SAM chip testing procedures, including AES, RSA, pseudo-random number generation module
  3. 所属分类:SCM

    • 发布日期:2017-11-23
    • 文件大小:1.82kb
    • 提供者:weihoude
  1. jiance1

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  2. 3异或条件输出 周期的伪随机数生成器伪随机数 -The XOR output cycle pseudo-random number generator
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-06
    • 文件大小:611byte
    • 提供者:陈治斌
  1. lfsr_randgen

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  2. 利用线性反馈移位寄存器产生伪随机数,在通信系统中应用-Using a linear feedback shift register to generate pseudorandom numbers, the application in a communication system
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-03
    • 文件大小:111.95kb
    • 提供者:ZhanminWu
  1. LFSR

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  2. 这是基于FPGA开发板NEXTS3的一个verilog程序,是一个线性反馈移位寄存器LFSR,可用来生成伪随机数-This is based on the FPGA development board NEXTS3 a verilog program, is a linear feedback shift register LFSR, can be used to generate pseudo random Numbers
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:838.93kb
    • 提供者:黄志宇
  1. single_lamp_pass_token

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  2. DIY单灯制令牌 - 用STC15L104E单片机和电池按键LED和PHP服务端制作的二进制伪随机数的动态密码验证系统,验证过程与时间函数无关,验证成功可显示按键次数。 制作简单,用CR2032纽扣电池即可待机数年左右,实用性强,成本3元以内即可制作成功,全球首发! 软件端分别由易语言和PHP制作的验证系统,硬件端由Keil编译的单片机程序,可烧写至任意型号的MCS-51指令集单片机,易语言编译后有误报为正常现象! -DIY single lamp used tokens- butt
  3. 所属分类:Other Embeded program

    • 发布日期:2017-05-03
    • 文件大小:606.03kb
    • 提供者:1
  1. pseudo_random

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  2. 基于vivado Verilog的伪随机数发生器,采用LFSR算法,并对其进行了升级,使用反馈级联的思想,从最大周期为2^n提升为原来的3-5倍(Based on vivado Verilog pseudo random number generator, using LFSR algorithm, and upgrade it, using the idea of feedback cascade, from the maximum cycle of 2^n to 3-5 times the
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-02
    • 文件大小:1.8mb
    • 提供者:9901tzh
  1. random

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  2. 用简单的线性反馈移位寄存器实现了伪随机数的生成…(The pseudo random number is generated by a simple linear feedback shift register)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-04
    • 文件大小:723kb
    • 提供者:fv_4
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