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CCS2.20Fir
- ccs中产生正弦和余弦相加的混合，使用fir滤波得到低频的正弦。滤波器系数由matlab计算。有文档-ccs generated sine and cosine mixed together, the use of low-frequency filtering fir Sine. Filter coefficients calculated by Matlab. Documented
C
- ADI中平方根升余弦滤波器的DSP实现 2中方法-ADI in the square root raised cosine filter of the DSP method to achieve 2
FPGA-basedimplementationoftherootraisedcosine
- 基于FPGA实现根升余弦滤波器的研究（在MATLAB环境中）-FPGA-based implementation of the root raised cosine filter (in the MATLAB environment)
implementation-of-srrc-filter
- 这是基于国标DMB_TH中发端升余弦滚降滤波器中FPGA实现，包括滤波器的理论，DA算法和多相分布算法-This is based on GB DMB_TH the originator Raised Cosine Filter in FPGA, including the filter theory, DA algorithm and multi-phase distribution algorithm
FPGASquare-RootRaised-CosineFilter
- 数字通信系统中, 基带信号的频谱一般较宽, 因此 传递前需对信号进行成形处理, 以改善其频谱特性,使 得在消除码间干扰与达到最佳检测接收的前提下,提高信道的频带利用率。目前,数字系统中常使用的波形成形滤波器有平方根升余弦滤波器、 高斯滤波器等。设计方法有卷积法或查表法, 其中: 卷积法的实现,需要消耗大量的乘法器与加法器,以构成具有一定延时的流水线结构。为降低硬件消耗,文献提出了一种分-FPGA Implementation of Square Root Raised Cosine Pu
Square-Root-Raised-Cosine-Filter
- 根升余弦基带成形滤波器的设计及其DSP实现.最后利用系数对称特性，在某软件无线电电台系统的DSP 芯片中编程， 实现均方根升余弦滤波器的成形滤波算法-First this essay introduces baseband shaped filter theory and requirements of an SDR system on shaped filtering. And, the author introduces various realization methods
gg
- FPGA实现基带成型滤波器，升余弦滚降系数，多进制调制-FPGA
HalfbandDec
- 基于FPGA开发的11阶半带升余弦FIR滤波器，用在阅读器基带滤波时的抽取滤波器使用，采用verilog语言实现。-Raised cosine FIR filter based FPGA development 11 order of half-band decimation filter used in reader baseband filtering, using verilog language implementation.
rc_flt
- 基于FPGA实现的64阶升余弦FIR并行滤波器，采用iso18000.6c标准实现，具有很好的低通滤波效果，已通过后仿上板验证，采用verilog语言实现。-64 order raised cosine FIR FPGA-based parallel filters, implemented using iso18000.6c standard with a low-pass filtering effect imitation on the board has passed validatio
TMS320VC5410-programs
- 目录： 硬件平台TMS320VC5410，软件平台CCS5000 exp1、 A/D实验一 说明：本实验使用AD 将模拟信号变换成数字信号，使用DSP对转换后的数字信号读取、保存，并将数据送往D/A，在示波器上观察D/A 的输出波形。 exp2、 FIR 滤波器实验 说明：本实验设计一个FIR低通数字滤波器，通带截至频率为1500Hz，阻带截至频率为2000Hz，采样频率为8000Hz。 exp3、余弦波生成实验 说明：本实验产生连续的余弦波，可在ccs上观察波形。-
myfir
- verilog编写的16阶升余弦滤波器 采用直接型结构实现 对方波进行滤波 输出波形 含testbench文件-order raised cosine filter verilog written 16 direct-type structure to achieve the other wave filtering the output waveform containing testbench file
zuoye2
- 主要编写了一组二进制数据通过根升余弦滤波器后的波形，但并没有使用ISE内部的FIR滤波器内核，该程序相当于编写了一个根升余弦滤波器。-Mainly prepared a set of binary data through the root raised cosine filter waveform after, but did not use the ISE internal FIR filter kernel, the program is equivalent to the prepara
QPSK_DSSS
- 该程序使用verilog语言，编写了QPSK-DSSS系统的发端，主要模块包括对同相分量和正交分量的扩频，通过根升余弦滤波器，以及与载波相乘等模块。-The program uses the verilog language, written QPSK-DSSS system, the originator, the main modules include in-phase and quadrature components of the spectrum, through the root
QAM_FPGA
- QAM调制，基于FPGA的实现，包含有乘法器模块、升降余弦滤波器模块、QAM序列生成模块-QAM modulator,the implementation based on FPGA,include MUL、FIRCOS and QAM generate