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VIDEOdisturber
- 视频加扰器源代码,用于电视信号收费系统加扰
scrambler
- 通信系统中的加扰与解扰程序，用verilog语言实现，有波形文件可以直接查看功能
generate_prbs
- 移动通讯PHY设计中用到的数据块的随机序列产生模块，用于加扰处理。ADI的TS系统DSP平台。
scramble.rar
- 通信用加扰码VHDL电路，解决光传输过程中的连零和连一码的出现。,Communication scrambling circuit VHDL Code
NewAtmega8
- 用于Atnel8仿真IC卡Nagra加解扰有线电视系统。-Atnel8 simulation for IC card cable system Nagra encryption.
vhdl
- 该系统通过顶层模块，调用7底层模块实现。7大模块底层模块为：理想信源数据接收模块，理想信源数据缓存模块，LAPS成帧模块，加扰并发送LAPS帧模块，接收LAPS帧并解扰模块，接收LAPS帧数据缓存模块，解帧并发送数据给理想信源模块。另，还有一个fifo模块，以便两个缓存模块调用。-The system top-level module, called 7, the bottom module. Bottom-7 module module: the ideal source of data re
dif_jiaorao
- FPGA适用的加扰和差分编码程序，VHDL描述，适用于Xilinx FPGA-for Xilinx FPGA
csa_verilog_rtl
- CSA加扰算法verilog实现，代码经过fpga验证，可以正确实现该算法。-CSA verilog rtl codeing
scramble
- 在quartusII上已经验证过，很有用的并行加扰程序，用的语言为verilog，需要的可以拿去-Has already been verified in quartusII useful parallel scrambling procedure, the language used for Verilog, need to take look at
QPSK
- qpsk调制的vhdl程序 扩频 加扰 解扩 解扰-the qpsk vhdl program spread spectrum modulation scrambling despreading descrambling
jiarao4
- 加扰与解扰，VHDL实现。初始寄存器值为1产生的m序列。-Scrambling and descrambling, VHDL. Initial register value 1 of the m-sequences generated.
scramble_m_que
- 产生19级m序列，实现加扰和解扰的全过程。-19 m sequences, the scrambling process
scramble
- 基于VHDL实现加扰器解扰器的设计，与仿真。-VHDL-based scrambler descrambler design and simulation.
test_scramb
- VHDL编写加扰和解扰程序，程序连在一起仿真正确，并通过下板子抓数据验证程序没问题-Write scrambling and descrambling program, VHDL program together properly simulation, and data validation procedures is caught by the board no problem
random
- 8位伪随机序列发生器。在通信加扰，序列检测中有很强的工程应用-8 pseudo-random sequence generator. In communications scrambling sequence detection has a strong engineering applications
Random_Derandom
- 通信中加扰/解扰算法。FPGA源代码，verilogHDL语言实现，包含测试程序。-Perturbation/perturbation algorithm. FPGA source code, verilogHDL language implementation, including test procedures.
sin
- 用VHDL语言编写实现以下功能：用PLL，复位器，分频器，同步时钟，计数器来产生正弦波，再在其上加扰，用FIR滤波器进行滤波整形，最后得到输出。-Using VHDL language to achieve the following functions: PLL, reset, clock synchronization, frequency divider, counter to generate sine wave, and then scrambling on the filter sh
scrambler
- Verilog编写的ADC加扰程序（scrambler）里边附有加扰器的说明，实验可以把数据打散，可自行写testbench测试-Verilog prepared by the ADC scrambled program (scrambler) inside with scrambler descr iption, experimental data can be broken up, write their own testbench test
ACM
- 用verilog编写了宽带自适应传输，包括加扰，解扰(Broadband adaptive transmission is written in Verilog)
CS5211eDP到LVDS转换器方案|CS5211中文规格书|CS5211资料
- CS5211是一个eDP到LVDS转换器，配置灵活，适用于低成本显示系统。CS5211与eDP 1.2兼容，支持1车道和2车道模式，每车道速度为1.62Gbps和2.7Gbps。CS5211采用强大的SerDes技术，可以以较低的误码率恢复高速串行数据。 CS5211 LVDS发射机支持单端口和双端口模式。CS5211支持的最大分辨率是WUXGA（1920x1200）。CS5211有4个配置引脚，可支持16种不同的组合一个EEPROM图像的面板分辨率和LVDS工作模式。此外，还提供了一个简