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CNT10
- 十进制计数器,实现异步复位,同步清零功能, 方法简单易行,通过时序验证.-Decimal counter, asynchronous reset, synchronous clear function, simple and easy, by timing verification.
VHDL-djdplj
- 基于VHDL语言的十进制等精度频率计的设计，采用VHDL语言，运用自顶向下的设计思想， 将系统按功能逐层分割的层次化设计方法，使用Quartus8.0开发环境，实现了频率计的设计。-VHDL language based on the decimal precision frequency meter, etc. The design, using VHDL language, the use of top-down design, the system is divided by func
nixiedecoder
- 十进制数的七段译码管显示程序，在Quartus软件下的完整的工程文件，可直接运行-nixie decoder
judgement
- 判断从键盘输入到单片机内的数据是否符合正常的十进制数的规定-To judge from the keyboard input to the microcontroller' s data is consistent with the provisions of the normal decimal
153ZYH_2
- 编写一个8086/8088汇编程序，它在DOS提示符下运行，从键盘输入一个范围在500－3000的十进制数，而后在DOS窗口输出位于该范围值的所有素数-8086/8088 assembly to write a program that runs under the DOS prompt, from the keyboard to enter a decimal number in the range 500-3000, and then in the DOS window output va
deci2bin
- 十进制数值转换二进制序列函数，关于信号处理方面的源代码-Convert the decimal value of binary sequence functions, signal processing on the source code
1
- 将两个多位十进制数相加，要求被加数和加数均以ASCII码形式各自顺序存放在以DATA1和DATA2为首的5个内存单元中（低位在前），结果送回ADTA1处。-Two more decimal number addition, requirements BeiJiaShu and addend are in ASCII forms DATA1 and order perents with DATA2 led 5 location in memory (low), result the back b
verilog_decimal_BCD
- 用verilog写的十进制转BCD码,希望对大家有帮助-Verilog to write with decimal switch BCD, we hope to help
digitalclock
- 数字秒表，有六进制、十进制，顶层文件。很大方哈萨克活动时间啊客户-digitalclock
T01
- 软件练习1．从键盘输入十进制数（-32768~32767），在显示器上以十六进制补码形式显示其值。(即实际值，先注意负号判断) 例如：输入：-32768； 输出：=8000 输入：14； 输出：=E -ASM test
T05
- 软件练习55． 从键盘输入一串（不超过51个）以逗号分隔的不带符号的十进制数（1~4位），在显示器上显示输入个数和最大值。 例如：输入：23，105，8888，1234 输出：COUNT=4 MAX=8888 -asm test
T06
- 6． 从键盘输入一串（不超过51个）以空格分隔的4位十进制数，在显示器下一行以相反的顺序显示出来。 例如：输入：1200 3400 2411 4005 5678 输出：5678 4005 2411 3400 1200 -asm test
T07
- 软件练习7． 从键盘输入一串（总长度不超过255）以逗号分隔的带符号（正数不带+号）的十进制数，在显示器上按正、负数分行显示。 例如：输入：-1，0，33，-12345，234567，-5 输出：PLUS：0，33，234567 MINUS：-1，-12345，-5 -asm test
T02
- 软件练习题2． 从键盘输入十进制正数（0~65535），在显示器上以十六进制无符号数显示其值。(即实际值) 例如：输入：65535； 输出：=FFFF 输入：100； 输出：=64 -ASM test
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- 4、利用模块化程序编写一个字母或数制之间的转化程序，5为主模块，调用模块1和模块7 模块1又调用模块2、3、4和6四个模块，其中： 模块2实现小写字母向大写字母的转换 模块3实现大写字母向小写字母的转换 模块4实现二进制数向十六进制数的转换 模块6实现十六进制数向二进制数的转换 模块7实现十六进制数向十进制数的转换 按“q”键退出。 -4, the use of modular programming between a letter or number
zzchufaqi
- vhdl 除法器 eda课程设计用。 设计一个两个五位数相除的整数除法器。用发光二极管显示输入数值，用7段显示器显示结果十进制结果。除数和被除数分两次输入，在输入除数和被除数时，要求显示十进制输入数据。采用分时显示方式进行，可参见计算器的显示功能。-divider vhdl eda curriculum design purposes. Design a two five-digit integer divider division. Enter the value with the lig
VHDL_decimal_settable_counter
- VHDL语言编写的简易十进制可调节计数器-A simple decimal settable counter using VHDL
verilog_calculator
- 用verilog编写的简易计算器代码。通过一位全加器组成电路，可以实现加法、减法和乘法，并在七段数码管上显示出十进制的结果。-Simple calculator with code written in verilog. Composed by a full adder circuit, can add, subtract and multiply, and in the seven-segment LED display on the decimal result.
zhuanhuan
- 要求从键盘输入一位十进制数，将这个数以二进制形式在屏幕上显示。 （提示：从键盘输入（1号调用）的数为十进制数的ASCII码，在AL寄存器中；为保证输入的为0到9之间的数字，需用2条CMP指令比较；在屏幕输出8位二进制数，采用循环LOOP指令，次数在CX中） -要求从键盘输入一位十进制数，将这个数以二进制形式在屏幕上显示。 （提示：从键盘输入（1号调用）的数为十进制数的ASCII码，在AL寄存器中；为保证输入的为0到9之间的数字，需用2条CMP指令比较；在屏幕输出8位二进制
4-10-VHDL-f1
- 四位10进制VHDL频率计设计说明 四位频率计的结构包括一个测频率控制信号发生器、四个十进制计数器和一个十六位锁存器（本例中所测频率超过测频范围时有警示灯）。-Four 10-digit frequency counter VHDL design descr iption of the structure of the four frequency meter includes a measuring frequency control signal generator, four deci