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搜索资源列表

  1. lcm_t

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  2. 这12864LCD电子钟是利用89S52驱动128*64LCD显示的电子时钟制作,其采用DS1302芯片独立产生时间。折叠台历式外型可以方便的摆放在桌面上,也可以折叠存放。隐形式按键设计使用户操作更直观、方便。高精度温度显示,公历节日提醒是其卓越之处。模块化的源代码、新颖别致的电路图使后继爱好者制作和升级开发更方便。
  3. 所属分类:单片机(51,AVR,MSP430等)

    • 发布日期:2008-10-13
    • 文件大小:6.06kb
    • 提供者:nidaye
  1. 48_order-FIR-filter-with-8-folder

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  2. 该代码是设计一个48阶FIR滤波器的文档,该设计方案主要运用了数字信号处理VLSI实现中的折叠的方式。-The code is a 48-order FIR filter design document, the main use of the design of VLSI implementation of digital signal processing in the way of folding.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:775.41kb
    • 提供者:shenjian
  1. erlybird-bin-0.11.1-ide

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  2. ErlyBird 是Erlang 基于NetBeans的IDE开发环境。 主要的功能有: * 语法检查 * 语法高亮 * 函数导航窗口 * 代码折叠 * 缩进 * 代码补齐(内置函数、OTP函数、项目函数等),按Ctrl+Space或自己定义 * 跳转到函数定义处(OTP函数、项目函数),按Ctrl点击函数名 * 项目管理。创建/编译等,编译基于Emakefile。原来的代码需自己拷贝到新建项目目录中 * 跳转到编译错误
  3. 所属分类:SCM

    • 发布日期:2017-06-11
    • 文件大小:18.38mb
    • 提供者:keduo
  1. lbq3

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  2. 滤波器的verilog代码 主要是对算法的折叠 有原先的4个加法器四个乘法器变成2个加法器两个乘法器-Filter verilog code folding algorithm 4 adder four multipliers into two adders and two multipliers
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-04
    • 文件大小:822byte
    • 提供者:chen
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