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M430OS_V1.2020060418
- 说明： 此演示程序包含六个任务： softclock 软时钟任务 task1 向端口2的每个管脚输出方波的任务 task2 向端口3的每个管脚输出方波的任务 task3 向端口4的每个管脚输出方波的任务 task4 向端口5的每个管脚输出方波的任务 taskled 点亮P1.0上指示灯的任务 6个任务，加上M430/OS的空闲任务，共7个任务，系统开辟了6块堆栈，空闲任务使用main程序的堆栈，空闲任务不保存现场。每块堆栈的大小可以不
AT89SDOG
- 做看门狗应用实验时不能用51单片机仿真模块或51单片机仿真器，因为仿真模块或仿真器都占用串口资源。在while循环语句中应用喂狗延时程序，单片机不会复位，蜂鸣器响一声。-done watchdog experiment it is not the 51 microcontroller simulation module or 51 MCU simulator. Simulation module or because Simulator occupies a serial resources.
9.1_ONE_PULSE
- 基于Verilog-HDL的硬件电路的实现 9.1 简单的可编程单脉冲发生器 9.1.1 由系统功能描述时序关系 9.1.2 流程图的设计 9.1.3 系统功能描述 9.1.4 逻辑框图 9.1.5 延时模块的详细描述及仿真 9.1.6 功能模块Verilog-HDL描述的模块化方法 9.1.7 输入检测模块的详细描述及仿真 9.1.8 计数模块的详细描述 9.1.9 可编程单脉冲发生器的系统仿真
yanshijishi
- 本人编的用延时程序的流水灯，有详细注释，供初学者学习，有proteus仿真
ljw
- 通过单片机的I/O引脚以软件延时方式产生方波，使蜂鸣器发出声音的Keil、C51、Proteus仿真
diantikongzhiqi
- 本设计是本人的课程设计，基于VHDL的电梯控制器的设计，能够实现12层电梯控制，上下开关，关门延时，提前关门，状态显示，通过波形仿真进行观看结果
Triggersignalaccuratedataacquisitionsystemdesignde
- 在一些系统中，经常用到对触发信号延时一段时 间后，再对某些目标信号进行采集，通常这段延时要求 非常精确，还要做到范围可调，一般这种延时的最小时 间单位小于100ns。如果选用普通微控制器，延时系统的操作界面比较容易实现，但是靠软件延时得到结果的准确性较低。考虑到芯片功能、开发环境以及接口方便等问题，最终选用一片常用的AlteraSVCPLD EPM7128SLC3411]作为系统的核心控制部分，来实现 信号延时、输人设定、运行显示的功能。应用Veril- o苦2〕语言，在
interconnect
- 互连线的延时仿真。为了有效地解决困扰现场可编程门阵列发展的功耗延时积问题,采用集成电路互连的分段式结构和低压摆电路-Interconnect delay simulation. In order to effectively solve the problems of field programmable gate array power delay product development issues, the use of integrated circuit interconnect st
inverter422
- 延时小，功耗小的反相器链设计。HSPICE 仿真网单，。25um工艺-less delay ,low power consumption.
rtx51
- 我自己做的一个proteus仿真实例，基于rtx51tiny版本的电子钟，通过任务的延时-I own a Proteus simulation example, based on the version of the electronic bell rtx51tiny through mission delayed
datalink-selective 数据链路层—选择性重传协议
- 数据链路层的选择性重传协议的编写。在仿真环境下编程实现有噪音信道环境下 两站点之间无差错双工通信。信道模型为8000bps 全双工卫星信道，信道传播时延270毫秒，信道误码率 为10-5，信道提供字节流传输服务，网络层分组长度固定为256字节-The data link layer selective retransmission protocol preparation. In the simulation environment, programming environment,
ex1_RAMTest
- （1）测试外部数据RAM： 根据我们定义的逻辑，外部RAM在数据空间中定义在0x8000－0xFFFF，共32k字，占据RAM中的低32K存储空间。提供2种测试方法，采用一种方式即可。 硬件仿真模式下，将目标板上电。 第一种方法：采用用程序测试实验 程序所在目录ex1_RAMTest。 该程序执行的功能是对外部数据RAM区0x8000－0xFFFF,从0x8000开始写并且读数据0x5555 。如果正常则写读下一个地址，直到 。如果正常则所有的地址操作完毕后，核心板
QuartusIIandModelSim
- 本文主要描述了如何在QUARTUS II 中输入程序文件，生成网表及标准延时文件，然后通过 MODELSIM进行功能仿真与后仿真的过程，主要为图解，含全部代码及仿真波形。 -This article describes how to enter at QUARTUS II program file, generate netlists and standard delay file, and then through the ModelSim for functional simulation
20081129464173846
- 介绍Verilog HDL, 内容包括： – Verilog应用 – Verilog语言的构成元素 – 结构级描述及仿真 – 行为级描述及仿真 – 延时的特点及说明 – 介绍Verilog testbench • 激励和控制和描述 • 结果的产生及验证 – 任务task及函数function – 用户定义的基本单元(primitive) – 可综合的Verilog描述风格-Introduced the Verilog HDL, in
verilog
- Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间
51yanshi
- 用c写delay函数，通过仿真，观察它编程汇编后的延时量-With c write delay function, through simulation, observe the compilation of its programming after the delay amount
Delay999
- c51编程中测试延时函数周期数的工具，利用定时器通过仿真来进行，非常准确。简单方便。含全部源文件，ISIS仿真电路-c51 programming function test delay number of cycles of the instrument, use timers to carry out the simulation, very accurate. Simple and convenient. With all the source files, ISIS simulation
Soft_Dlay
- 详细介绍了 PIC单片机的软延时使用方法 ，本文以PIC18F458为例，内附 源码，Protuse 文件，用户可以在maplab中编译源文件后直接使用Protuse仿真-Details of the PIC microcontroller to use the soft delay, this paper PIC18F458, for example, enclosing the source, Protuse file, users can compile the source file m
VHDL
- 介绍Verilog HDL, 内容包括：Verilog应用，Verilog语言的构成元素，结构级描述及仿真 ，行为级描述及仿真，延时的特点及说明 介绍Verilog testbench，激励和控制和描述 结果的产生及验证，任务task及函数function 用户定义的基本单元(primitive)，可综合的Verilog描述风格等-Introduction Verilog HDL, including: Verilog applications, Verilog language
按键按下数码管次数加一
- 按键按下，数码管加一。数码管为两位，按键有延时消抖。(When press down the button,the number displayed on nixie tube add one.)