搜索资源列表
fifov1
- FIFO（先进先出队列）通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。本FIFO的实现是利用 双口RAM 和读写地址产生模块来实现的.FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、 与写时钟同步的写有效（wren）和写数据（wr_data） 、与读时钟同步的读有效（rden）和读数据（rd_data） 为了实现正确的读写和避免FIFO的上溢或下溢，给出与读时钟和写时钟分别同步的FIFO的空标志（empty）和 满标志（full）以禁止读写操
同步FIFO设计
- 用16*8 RAM实现一个同步先进先出（FIFO）队列设计。由写使能端控制该数据流的写入FIFO，并由读使能控制FIFO中数据的读出。写入和读出的操作由时钟的上升沿触发。当FIFO的数据满和空的时候分别设置相应的高电平加以指示。
用 vhdl 设计含异步清零和同步时钟使能
- 用 vhdl 设计含异步清零和同步时钟使能的十进制加法计数器。再用 vhdl 设计含异步清零和同步时钟使能的十进制加减可控计数器。 -With vhdl design with asynchronous clear and synchronous clock enable decimal up counter. Vhdl design and then synchronize with asynchronous clear and clock enable control counter
clk_sync
- 本文件是在ALTERA公司的QUARTUS下VHDL+原理图编写的时钟同步逻辑-This document is in the company' s QUARTUS ALTERA under VHDL+ schematic written clock synchronization logic
dpll
- dpll的verilog代码，完成数字锁相。用于时钟对准，位同步。-dpll the verilog code to complete the digital phase-locked. Alignment for the clock, bit synchronization.
gardner
- 用Gardner算法时钟同步的BPSK的源程序-Gardner algorithm for clock synchronization with the source code BPSK
24C02
- I2C总线芯片24C02在单片机上的应用,C语言源码,Keil uVision3工程文件,附原理图及说明学习文档 I2C总线协议 I2C总线协议是一种常见的电子元器件通信协议，此协议的特点是利用很少的IO口进行信息的交互，除去片选和时钟同步外，实际的I2C总线协议仅仅通过两根线就完美解决了信息的交流。 I2C总线协议在我们提供的资料中可以找到，您可以阅读此资料来了解协议的内容和详细的规范。 虽然相较并口总线来说，I2C总线在速度上会慢一些，但它具有硬件电路简单，多个器件共享
SingleclocksynchronousdesignmetricCNTR
- 用VHDL 设计的单时钟同步十进制可逆计数器的设计-VHDL design using a single clock synchronization decimal CNTR Design
ask100
- 时钟同步模块：通过时钟同步模块，将模拟前端提取的时钟信号和数据进行同步，使得数字后端可以正确读取数据。-Clock synchronization module: The clock synchronization module, the analog front-end of the clock signal extraction and data synchronization, making the number of back-end data can be read correctly
asynchronoussignal
- 描述跨时钟域分析,分析和解决异步时钟同步设计问题.-Descr iption of cross-clock domain analysis, analyze and solve design problems in asynchronous clock synchronization.
Cyclone
- 时钟同步主要用在产生10NHZ时钟已近IRIG-B-Clock synchronization
sample
- 外部时钟同步，采样外部时钟，与fpga内部时钟同步-clock sample
bitsyn
- 在ＦＰＧＡ设计中，当接收的数据需要用数据中提取时钟的时候，需要进行同步处理，该文章详细介绍了数据同步处理的过程-In the FPGA design, when the received data need to extract the clock when the data needs to be synchronized, the article introduced in detail the process of data synchronization processing
manchester_encoding
- 用电压的变化表示0和1.规定在每个码元中间发生跳变.高→ 低的跳变表示0,低→ 高的跳变表示为1,也就是用01表示0,用10表示1.每个码元中间都要发生跳变,接收端可将此变化提取出来作为同步信号,使接收端的时钟与发送设备的时钟保持一致.-With the voltage changes that have 0 and 1. Provides that each code element transitions occurring in the middle. High to low transi
AdditionCounter
- 一个带有异步复位和同步时钟使能的十进制加法计数器-Asynchronous reset and synchronization with a clock enable decimal addition counter
s1c33_uCos
- uCos在s1c33上的移植 S1C33 MCU EPSON最新的32位微处理器系列，专用于需要高级数据处理的便捷设备。 CPU性能 核心CPU 精工EPSON32位的RISC CPU，32位内部数据处理 33MHz 105条16位固定长度的指令 16个32位多用途的寄存器 在60MHZ操作下的最小指令执行时间为16.7ns 乘法、除法和MAC指令 内存 0~128K ROM 8K RAM 片内周边电路 晶振电路 32.769K~33MHz 定
syn_clk
- 一种跨时钟域的时钟同步方法，包含源文件和测试文件~-A cross-clock domain clock synchronization methods, including the source files and test files ~
sync_neg
- 本模块是利用时钟同步输入的异步信号，使信号用于状态机处理，减少跑飞的概率。-This module is to use asynchronous clock synchronization input signal, the signal for the state machine, decreases the probability of runaway."
code
- Verilog 代码 读写时钟同步 复杂三台总线建模-Verilog code to read and write three bus clock synchronization modeling complex
Clock_Synchronization_Module
- 数字接收机中频部分数字时钟的设计 包括matlab仿真 verilog代码、 testbench代码 以及word设计文档(Design of medium frequency digital clock in digital receiver Including Matlab simulation Verilog, testbench code, and design documents)