搜索资源列表
short_traning
- OFDM系统中的短训练序列生成，采用verilog实现。-OFDM system in the short training sequence generated
Design-exercise-M_sequence
- 通信系统电路设计练习： M序列编码/解码器的设计 作业的背景及训练目的 为了给通信专业的同学们提供一个设计实践的机会，在最短的时间段内掌握数字设计的动手能力，提高Verilog语言的使用能力，所以专门设计了这样一个难度适中的数字通信系统设计练习。本练习是根据工程实际问题提出的，但为了便于同学理解，对设计需求指标做了许多简化。希望同学们在设计范例和老师的指导下，一步一步地达到设计目标。期望同学们能在两至三周内，参考设计范例，独立完成自己的设计任务，在这一过程中学习用Verilog
FIR
- 1、系统仅处于训练状态。训练序列为2cos(2π×f1×n/fs)， 干扰为sin(2π×f2×n/fs)；序列长度为100个样点。 其中n=0…99，f1=1kHz，f2=2kHz，fs=8kHz。 2、采用LMS算法，均衡器输入为训练序列加上干扰，均衡器阶数为21阶，步长因子β=0.01。 3、在Matlab中编写浮点LMS算法，绘制均衡器的输出波形，并与训练序列进行对比。 -1, the system only in the training status. The t
Transmitter
- 基于hdl的ofdm基带处理器发射机的设计与实现 包括 工作时钟 主控单元 导频插入 长短训练序列生成 data符号调制 循环前缀与加窗处理 IFFT/FFT 信道编码 扰码模块等-Hdl of ofdm transmitter baseband processor based design and implementation including work clock master unit pilot insertion length of the training sequence g
long_training_ise10migration
- 无线通信系统长训练序列生成模块。ISE完整工程。 -Long training module for wireless telecom system.ISE full project.
short_training
- 无线通信系统短训练序列生成模块。ISE完整工程。-Short training module for wireless telecom system.ISE full project.
SHORT_TRAINING
- 基于XILINX FPGA的OFDM通信系统基带设计之短训练序列模块源码-Baseband OFDM communication system design based on XILINX FPGA module source of short training sequence