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paomadenghe60jinzhi
- 一个用VHDL编写的跑马灯程序和60进制计数器的程序，一个是自己设计的一个是老师要求，都在实验箱上验证成功，希望对大家有所帮助。-Marquee with a program written in VHDL, and 60 binary counter program, one designed by one teacher asked, are in the experimental boxes proved to be successful, want to help everyone.
updown_6
- 这是一个使用VHDL语言编写的六进制计数器，具有自动控制加计数或减计数的功能。-This is a VHDL language using the six binary counter, with automatic control plus or minus count count function.
VHDLscounter
- 通过VHDL自行设计的一个秒表共有4个输出显示，分别为、十分之一秒、秒、十秒、分，所以共有4个计数器与之相对应（3个十进制计数器，一个6进制计数器用来对十秒进行计数），整个秒表还需有一个复位信号和一个精确的10HZ时钟信号。-Of a self-designed by VHDL stopwatch showed a total of four outputs, namely, one-tenth of seconds, seconds, ten seconds, minutes, so a to
AUTO_START
- verilog 编写的代码 方便使用 能自启动的七进制计数器-verilog code written in easy to use can be self-starting of the seven binary counter
counter
- 任意多进制计数器，可以进行计数，制定进制数然后计数。也可以进行移位显示。-Any number of binary counter can count, then count the number of developing band. Shift can also be displayed
count_16
- 十六进制计数器，还可以，使用VHDL编写的，下载试试吧-Hexadecimal counter, you can also use VHDL written Try now
count_24
- 24进制计数器，是利用VHDL编写的，还可以，上传下-24 binary counter, is written using VHDL, you can also upload the next
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- 设计一个10进制同步计数器，带一个清零端，一个进位输出端。-Design a synchronous counter 10, with a clear end, a carry output.
7
- 调用总共四个计数器（两个六进制，两个十进制，六进制计数器可由实验五的程序做简单修改而成）串起来构成异步计数器，计数器的值，通过实验九串行扫描输出。用1Hz连续脉冲作为输入，这样就构成一个简单的1h计时器。带一个清零端。 输入：连续脉冲，逻辑开关；输出：七段LED。 -Called a total of four counters (two six-band, two decimal, hexadecimal counter by six experimental procedure
secondclock
- 本设计是基于altera公司的ep2s750FPGA芯片的秒表计数器，其中包含六进制计数器和十进制计数器和万分频器等模块。-This design is based on the company s ep2s750FPGA altera stopwatch counter chip, which contains six binary counter and decimal counter and 10,000 divider modules.
answermachine5
- 这次设计的抢答器主要四部分组成，由优先编码器，寄存器和译码器组成的抢答电路，十进制计数器组成的倒计时电路，555定时器组成的秒脉冲发生器，十六进制计数器组成的计数器。-The design of the Responder mainly of four parts, by the priority encoder, register, and the composition of the answer in the decoder circuit, consisting of decimal c
Digitalclock
- 数字时钟 设计一个能显示日期、小时、分钟、秒的数字电子钟，并具有整点报时的功能。 由晶振电路产生1HZ标准的信号。分、秒为六十进制计数器，时为二十四进制计数器。 可手动校正时、分时间和日期值。 -Digital Clock
60
- 模为24进制计数器的VHDL语言代码，开发环境可以是Quartus 2软件-24 binary counter module VHDL language code, development environment, Quartus 2 software can be
2010011022
- 在电子领域内，频率是一种最基本的参数，并与其他许多电参量的测量方案和测量结果都有着十分密切的关系。由于频率信号抗干扰能力强、易于传输，可以获得较高的测量精度。因此，频率的测量就显得尤为重要，测频方法的研究越来越受到重视。 频率计作为测量仪器的一种，常称为电子计数器，它的基本功能是测量信号的频率和周期频率计的应用范围很广，它不仅应用于一般的简单仪器测量，而且还广泛应用于教学、科研、高精度仪器测量、工业控制等其它领域。在数字电路中，数字频率计属于时序电路，它主要由具有记忆功能的触发器构成。在
Counter
- 计数器 QuartusⅡ 10进制计数器 CLKIN为时钟输入端，CLR为清零端，Y[3..0]为四位二进制输出（BCD 码形式），CLKOUT为10进制计数器进位输出端 -Counter
example3
- 加/减法计数器：本程序实现的是一个加/减8进制计数器-Add/down counter: The program implementation is a plus/minus 8 binary counter
counter100
- VHDL语言 FPGA 一百进制计数器 元件例化方法-VHDL, FPGA hundred cases of binary counter element method
count
- 吉大短学期CPLD实习程序 可逆10 进制计数器，用1 位拨码开关进行加减控制：输入为0 时进行加计数，当输入为1 时进行减计数；用1 位拨码开关进行同步清零控制：输入为0 时清零，输入为1时正常计数。计数结果用数码管显示-Chittagong short term internship program CPLD reversible binary counter 10, with an addition and subtraction DIP switch control: when th
10-binary-counter
- 使用verilog实现10进制计数器功能,可以实现Quartus仿真，含任意进制计数器程序-10 binary counter using verilog implementation function, can realize Quartus simulation program with an arbitrary binary counter
digital-clock
- 数字钟是计时仪器，它的功能大家都很熟悉。本实验对设计的电子钟要求为： 1．能够对s(秒)、min(分)和h(小时)进行计时，每日按24h计时制； 2．min和h位能够调整； 3．设计要求使用自顶向下的设计方法。 数字钟的功能实际上是对s信号计数。实验板上可提供2Hz的时钟，二分频后可产生s时钟。数字钟结构上可分为两个部分c计数器和显示器。计数器又可分为s计数器、min计数器和h计数器。s计数器和min计数器由6进制和10进制计数器构成，小时计数器较复杂，需要设计一个24(或12)