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串口多机通讯主机Ｃ５１程序.rar
- 串口多机通讯Ｃ５１程序，经过实际验证
gsmdsp
- gsm语音压缩，解压缩算法，内附readme文件，没有验证。-gsm pronunciation compression, solves the compression algorithm, 鍐呴檮 the readme document, has not confirmed.
8255new
- vhdl实现8255,可重用，ALATEK公司提供验证，用说明文档-achieve VHDL 8255, reusable, ALATEK companies to provide certification, with documentation
Xilinx公司网站下的SDRAM Controller的参考设计
- Xilinx公司网站下的SDRAM Controller的参考设计，经过验证-Xilinx website of SDRAM Controller reference design, validated
RAMTEST
- 单片机的C语言实现的对RAM进行测试的C语言的源代码。可供单片机开发人员验证RAM时参考。-SCM C language of the right RAM for testing the C language source code. MCU for developers to test RAM reference.
DSP_ADC
- 使用DSP的片内AD转换器来实现模拟信号的采集！该程序很好用！经过本人验证！-Uses DSP the internal AD switch realizes simulated signal gathering! This procedure is very easy to use! Confirms after personally!
按键加速
- 这是一个结合Proteus和51单片机实现的一个按键加速实例。以验证-This is a combination of Proteus and 51 of the MCU examples of a button to accelerate. To verify
count-down
- 我自己编的一个一位数码管减计数的学习程序，在pic16f73已经验证了。-myself a part of a digital control by counting the learning process, as demonstrated in the pic16f73.
arbit
- verilog 代码. 经验证成功,可以作为标准单元库,为FPGA设计者使用.-Verilog code. Certified success, as a standard cell library for the use of FPGA designers.
backward
- verilog 代码. 经验证成功,可以作为标准单元库,为FPGA设计者使用.-Verilog code. Certified success, as a standard cell library for the use of FPGA designers.
bidir
- verilog 代码. 经验证成功,可以作为标准单元库,为FPGA设计者使用.-Verilog code. Certified success, as a standard cell library for the use of FPGA designers.
4510开发板电路原理图(已经验证)
- 4510开发板电路原理图(已经验证),用protelSDP来打开修改。可以在制版-4510 development board schematics (proven), with protelSDP open to change. The lithographic
在AVR单片机上的能够验证PWM的示例程序
- 用在AVR单片机上的能够验证PWM的示例程序，已经测试通过，编译环境CVAVR,AVR single-chip microcomputer used in the example of PWM to verify procedures are tested, the compiler environment CVAVR
ASIC_and_FPGA_Verification
- ASIC/FPGA验证经典资料，英文版，希望大家可以有所借鉴。-ASIC/FPGA verification classic information, in English, I hope that we can learn from there.
verilog
- Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间
SystemVerilog 验证方法学
- systemverilog 验证方法学，夏宇闻版(systemverilog verification methodology)
apb uvm验证testbench
- 一个apb的uvm验证uvc,可以寄经过简单修改，建立testbench，非常便利，需要在uvm验证环境中搭建uvm验证平台
UVM验证平台搭建
- 搭建uvm验证平台,通用验证平台结构和搭建流程介绍(How to build a common UVM verification platform?An easy and useful method is instroduced here.)
FPGA系统设计与验证实战指南_V1.2
- FPGA系统设计与验证实战，内含各种常见的FPGA程序设计，AD，RS485，以太网等。(130 sets of resume template FPGA system design and verification, including a variety of common FPGA programming, ad, RS485, Ethernet, etc.)
基于ahb总线的sramc设计与验证（SV，uvm）
- 基于ahb总线的sramc设计与验证（E课网）