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当前位置: 首页 资源下载 源码下载 嵌入式/单片机编程 搜索资源 - 3)卷积码

搜索资源列表

  1. conv_code

    1下载:
  2. 用VHDL实现卷积码编码,该码为(2.1.3)型卷积码。-using VHDL Convolutional coding, the code (2.1.3) - Convolutional Codes.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:855byte
    • 提供者:武汉
  1. conv2d3x3_gen

    0下载:
  2. ADI BF535 DSP 3*3的二维卷积汇编优化源码-ADI BF535 DSP 3 * 3, the two-dimensional convolution compilation of source code optimization
  3. 所属分类:DSP编程

    • 发布日期:2008-10-13
    • 文件大小:10.92kb
    • 提供者:刘微
  1. coverlater

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  2. 本程序是在Quartus7.2环境下编译的一个简单的(2,1,3)卷积码,能够成功地编译和仿真。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:989byte
    • 提供者:柯陡
  1. Viterbi

    0下载:
  2. (2,1,3)卷积码的Viterbi译码C程序,已经验证成功
  3. 所属分类:DSP编程

    • 发布日期:2008-10-13
    • 文件大小:1.67kb
    • 提供者:dada
  1. (2,1,3)卷积码编解码

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  2. (2,1,3)卷积码编解码,viterbi译码
  3. 所属分类:VHDL编程

    • 发布日期:2010-10-28
    • 文件大小:3.19mb
    • 提供者:zhaohua5269
  1. convolution_encoder_VHDL

    0下载:
  2. 卷积码编译码,由SERVICE、PSDU、TAIL和PAD域组成的DATA域应进行卷积编码,码率应根据所需的传输速率从R=1/2,2/3,3/4中选择-for 802.11a simulation WLAN FEC convolution_encoder g0=133 g1=171 Rate 0:1/2 1:2/3 2:3/4 for 802.11a simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:123.88kb
    • 提供者:cslbetter
  1. juanjima

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  2. 卷积码的生成程序,为(2,1,3)移位寄存器的卷积码生成-Convolutional code generation process for the (2,1,3) convolutional code of the shift register to generate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:839.75kb
    • 提供者:wind
  1. viterbidecoder

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  2. viterbi译码器的Verilog实现,(3,1,7)零尾卷积码-viterbi decoder implementation by verilog HDL (3,1,7)zero tail conventional code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:4.57kb
    • 提供者:zhouli
  1. 123

    0下载:
  2. 将通过仿真的VHDL 程序下载到FPGA 芯片EPF10K10LC84-3 上,取得了较为满意的结果。本设计选择的(3,1,2)卷积码和(2,1,1)卷积码,都是极具代表性的卷积码。因为卷积码具有相似的结构和特点,所以(3,1,2)卷积编码器和(2,1,1)卷积解码器的设计思想,具有普遍适用性。-Through the simulation of the VHDL program downloaded to the FPGA chip EPF10K10LC84-3, the obtained s
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:5.07kb
    • 提供者:王彬
  1. conv_enc

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  2. 卷积码编码,用veriolog实现一个(2,1,3)卷积编码-Convolutional coding, with veriolog implement a (2,1,3) convolutional code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:856byte
    • 提供者:瑶云城
  1. INTERLEAVER

    0下载:
  2. 1/3,k=9的卷积码VHDL实现,在xilinx ise上仿真成功。-1/3, k = 9 convolutional code VHDL implementation of the simulation in the xilinx ise success.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.09kb
    • 提供者:杨胜丰
  1. DATA_CONV_ENCODE

    0下载:
  2. OFDM系统中的多码速卷积码的FPGA实现,可以实现1/2,3/4,2/3等码率!-convolution encoder!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:157.88kb
    • 提供者:刘思成
  1. viterbi_hard

    0下载:
  2. (2,1,3)卷积码编码,硬判决译码;编码是matlab语言,译码是verilog语言-(2,1,3) convolutional code encoding, hard decision decoding coding is matlab language, decoding is verilog language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-08
    • 文件大小:1.55mb
    • 提供者:刘星麟
  1. viterbi_soft

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  2. (2,1,3)卷积码编码,软判决译码;matlab语言编码;verilog语言译码;-(2,1,3) convolutional code encoding, soft-decision decoding matlab coding verilog decoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:1.99mb
    • 提供者:刘星麟
  1. conv_encoder

    0下载:
  2. TD-LTE中(3.1.7)咬尾卷积码编码器verilog代码-Tail-biting convolutional code encoder verilog code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:601byte
    • 提供者:杨总
  1. conv313

    0下载:
  2. 卷积码编译码(3,1,3)的编码verilogHDL程序-Convolution code codec (3,1,3) coding verilog HDL program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-13
    • 文件大小:2.86mb
    • 提供者:lwy
  1. (2,1,3)卷积编码和viterbi译码

    4下载:
  2. 自己写的(2,1,3)卷积编码器和viterbi译码,测试已通过
  3. 所属分类:VHDL编程

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