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  1. mux4_with_en

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  2. 带有使能端的4输入数据选择器,S0, S1, S2, C0, C1为输入,C1,C2为使能输入,P, Q, R, T为输出,c1c2=00时输出全为0,c1c2=01时输出全为1,c1c2=10时数据选择,c1c2=11时输出是c1c2=10时的反。-4 with Enable input data selector, S0, S1, S2, C0, C1 as input, C1, C2 an enable input, P, Q, R, T as an output, c1c2 = 00 a
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:375.02kb
    • 提供者:li
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