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搜索资源列表

  1. 单片机坐标定时器实验

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  2. http://www.edacn.net/cgi-bin/forums.cgi?forum=7&topic=9127下,则R3~R0的输出信号中会有一个为1,但我们还是是无法确定哪一个键被按下,必須要从R3 ~R0 的输出信号与C3~C0的扫描信号共同決定那个按键被按下. 编写VHDL的构思: 外部接口包括: a. INPUT脚 : CLK , R3~R0. b. OUTPUT脚 : C3~C0 , DATA3~DATA0(辨别出的按键值). -7topic http://ww
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.49mb
    • 提供者:杨要强
  1. VHDLRAM

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  2. 介绍vhdl硬件描述语言的特点及设计思想,运用vhdl硬件描述语言实现计算机原理实验中RAM存储器的设计方法,重点描述了对传统计算机组成原理实验中移植到基于CPLD平台的思想-introduced vhdl hardware descr iption language features and design ideas, vhdl use hardware descr iption language computer science experiments RAM memory design,
  3. 所属分类:嵌入式/单片机编程

    • 发布日期:2008-10-13
    • 文件大小:30.18kb
    • 提供者:刘浏
  1. VHDL_procedures.rar

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  2. VHDL程序来让蜂鸣器发出音乐的声音 这种电路设计要分好几个模块 主要思路是用ROM记录乐谱 然后用分频器分频 还有就是用计数器读取乐谱 另外还可以扩展 使其显示音符 这是一个做好了的 就是ROM没填谱,VHDL procedures are in place to allow the voice of music The buzzer sounded a circuit design that several sub-modules to the ma
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:1.53kb
    • 提供者:yy0838
  1. Pentium

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  2. 这两个分别是8位乘法器的VHDL语言的实现,并经过个人用QUARTUS的验证,另外一个是奔腾处理器的设计思想-The two were 8 multiplier realization of VHDL language and personal use Quartus After verification, another is a Pentium processor design idea
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:370.34kb
    • 提供者:citydremer
  1. FPGAphaselockedloopdesign

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  2. 介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法,详细叙述了其工作原理和设计思想,并用可编程逻辑器件FPGA实现。-Introduce the application of VHDL technical design embedded DPLL road approach, described in detail its working principle and design idea, and programmable logic device FPGA implementation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-23
    • 文件大小:279.93kb
    • 提供者:朱雯
  1. ideacore1

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  2. This is IDEA encryption Algorithm. Tested on Sparton 3 xilinx FPGA.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.23kb
    • 提供者:bhagwan
  1. Electronic_Calendar_Based_On_FPGA

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  2. 本项目主要是利用FPGA技术实现电子日立的功能,显示年月日星期,显示格式为:“年. 月. 日. 星期”,其中年月日星期均为可调电路。该项目共有七个模块:星期控制电路、日期控制电路、月份控制电路、年份控制电路、选择月份电路、扫描显示电路和调节电路。总体思路是:星期和日期控制电路共用一个脉冲信号;日期的进位反馈给调节电路,再通过调节电路中的开关控制选择月份和月份控制电路的脉冲信号,以起到随时调节月份的作用;同理,月份控制电路的进位反馈给调节电路以随时调节年份。-The project is main
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:41.69kb
    • 提供者:xiaoxu
  1. comparator_4

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  2. 基于VHDL的数值比较器,通过此比较器实现思想,可以扩展到更多位的-VHDL-based numerical comparator, the comparator through the implementation of this idea can be extended to more places
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:271.68kb
    • 提供者:宋茜
  1. FPGA_UART

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  2. 用Verilog语言实现的FPGA UART独立收发模块 思路简单,代码简洁。在Lattice LFE3EA VERSA开发板上验证通过,编译器Lattice Diamond. 功能:串口收到数据后立即回传,此后每一秒串口数据+1再发送。-Using Verilog language independent of FPGA UART transceiver idea is simple, concise code. Development board in Lattice LFE3EA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:2.77kb
    • 提供者:朱强光
  1. moveophone

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  2. 移动式的游戏控制器基于vhdl. 简单结构 目前只能识别led-Due to the recent trend in creating devices that allow the playing of games using movement rather than a traditional joystick, controller, or keyboard, we felt that a project that followed this idea would be interestin
  3. 所属分类:VHDL编程

    • 发布日期:2014-03-16
    • 文件大小:6.98mb
    • 提供者:张洋洋
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