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  1. RegGroup

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  2. 这是32位的寄存器组，是用verilog编写的，包括源地址及目的地址的选择-This is a 32-bit register group, is prepared verilog, including the source address and destination address selection

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-06
    • 文件大小：1.16kb
    • 提供者：杨恋
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