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usbsample
- 基于fpga和xinlinx ise的usb端口vhdl程序，希望对你有所帮助！-VHDL program for USB port based fpga and xinlinx ise, wish help for you!
ev-usbSIE
- ev-usbSIE VHDL编写的USB程序-ev-usbSIE VHDL procedures prepared by the USB
pingpongjiegou
- VHDL编译,本程序是从USB GPIF口SRAM传输数据,且形成乒乓结构传输-VHDL compiler, the procedure is GPIF USB port SRAM transmission of data, Structure formation and transmission Table Tennis
altera_USB_blaste
- altera USB blaste 制作全套资料。包括原理图、93LC46的配置文件和CPLD的VHDL源程序。-altera USB blaste produced full set of information. Including drawings, 93LC46 configuration files and CPLD VHDL source.
USB_VHDL_CODE
- USB接口控制器参考设计VHDL代码,方便开发FPGA人员进行USB的开发，是一个不错的源码。
usb_xilinx_vhdl
- usb源码_xilinx_vhdl 这是Xilinx FPGA上的usb源码（VHDL)
USB_VHDL
- USB总线接口的VHDL实现，希望对大家有帮助
usb1c6
- 基于fpga和sopc的用VHDL语言编写的EDA的USB控制模块程序
la_usb-SPISRAM
- 有关到SRAM的VHDL程序,也涉及到USB接口，希望对大家有所帮助
usb_xilinx_vhdl
- 基于FPGA的usb程序，采用VHDL语言编写。
ad_convert
- 用cpld控制时序通过usb传送数据到pc机的vhdl源码，用于一款心电图机。
USB_Verilog_IP
- USB IP核VHDL源码(使用VHDL实现的USB IP core)-USB IP core VHDL source
T3_USB_OUT
- cy7c68013向外部发送一个数据 ，发送至fpga，fpga的实例程序 -CY7C68013 to send an external data, sent to the fpga, fpga examples of procedures
Fifo
- 一个FIFO源代码，基于Altera FPGA-A FIFO source code, based on Altera FPGA
can
- 基于Verilog HDL 的一个CAN总线IP核。-Based on Verilog HDL a CAN bus IP core.
usb_blaster
- 文件列表(日期：2005080604~2009101613)
usb
- usb2.0 vhdl 控制源码 资料可信 完全自编写。-usb2.0 vhdl
usb11_sim_model_latest.tar
- VHDL/Verilog implementation
CCD_Array
- Interface TCD1209DG with Altera FPGA and transfer image data to PC via USB using USB FX2 Slave FIFO mode, Only FPGA code included.