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  1. VHDL范例

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  2. 最高优先级编码器 8位相等比较器 三人表决器(三种不同的描述方式) 加法器描述 8位总线收发器:74245 (注2) 地址译码(for m68008) 多路选择器(使用select语句) LED七段译码 多路选择器(使用if-else语句) 双2-4译码器:74139 多路选择器(使用when-else语句) 二进制到BCD码转换 多路选择器 (使用case语句) 二进制到格雷码转换 双向总线(注2) 汉明纠错吗译码器 三态总线(注2) 汉明纠错吗
  3. 所属分类:单片机(51,AVR,MSP430等)

    • 发布日期:2008-10-13
    • 文件大小:41.88kb
    • 提供者:kerty
  1. select7

    0下载:
  2. VHDL七人表决器免费为大家服务-VHDL seven people to vote for you for free!
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:35.47kb
    • 提供者:man
  1. automachine

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  2. 自动售货机 l 设计要求: 1.机器有一个投币孔,每次只能投入一枚硬币,但可以连续投入多枚硬币。机器能识别的硬币金额为1元,5角和1角。顾客可选择的饮料价格有1元,1元5角,2元三种。每次只能售出1瓶饮料。 2.购买饮料时先选择饮料价格再投币,当投入的硬币总金额达到或超过饮料价格后,机器发出指示信号并拒收继续投入的硬币。顾客投币后,按动确定键,机器将发出饮料和找零硬币,若所投金额不足,则发出欠资信号指示。在欠资情况下,顾客可以继续投币购买,也可按取消键,机器将退出所投入的全部金额。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.33kb
    • 提供者:zy
  1. autoseller

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  2. (1)、自动售货机可以出售4种货物,每种商品的数量和单价在初始化时设定,并存储在存储器中; (2)、采用模拟开关分别模拟5角和一元的硬币进行购物,并通过按键来选择商品; (3)、系统能够根据用户输入的硬币,判断钱币是否够,当所投硬币达到或超过购买者所选面值时,则根据顾客要求自动售货,并找回剩余的硬币,然后回到初始状态。当所投硬币不够时,则给出提示,并通过一个复位键退回所投硬币,然后回到初始状态。 -(1), vending machines can sell four kinds o
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:3.14kb
    • 提供者:秦发斌
  1. vhdl

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  2. 要求用VHDL语言设计7人表决器和系列检测器,检测“1111111101111110”-VHDL language design requires a vote 7 and Series detector 1111111101111110
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:1.45kb
    • 提供者:asd
  1. seven

    0下载:
  2. 这是我在ISP编程实验中独立编写的采用结构化描述的一个七人表决器,通过独特的3次映射一位全加器的方法从而实现七人表决器的功能,与网络上任何其他的七人表决器源码决无雷同。-This is my ISP programming in an independent experiment using a structured, prepared as described in a seven-member voting machine, through a unique 3 times a full a
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:82.88kb
    • 提供者:daisichong
  1. bhgfdti

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  2. 含有七人表决器,格雷码变换电路,英文字符显示电路,基本触发器(D和JK),74LS160计数器功能模块,步长可变的加减计数器-Containing seven people vote, and Gray code conversion circuit, the English characters display circuit, the basic flip-flop (D and JK), 74LS160 counter function modules, variable-step add
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:413.86kb
    • 提供者:俞皓尹
  1. 01PopMusic

    0下载:
  2. 一个在线的音乐榜单的系统,提供每周的歌曲摆放,可以投票等典型操作。-An online music list system, placing songs per week, you can vote, such as a typical operation.
  3. 所属分类:SCM

    • 发布日期:2017-04-07
    • 文件大小:321.3kb
    • 提供者:yinxue
  1. vote

    0下载:
  2. 表决器,简单实现了表决功能,无显示功能 -vote
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1018byte
    • 提供者:周旋
  1. stamp_seller

    0下载:
  2. 一个自动售邮票的控制电路。 用两个发光二极管分别模拟售出面值为六角和八角的邮票,购买者可以通过开关选择一种面值的邮票,灯亮时表示邮票售出。用开关分别模拟一角、五角和一元硬币投入。用发光二极管分别代表找回剩余的硬币。 要求:每次只能售出一枚邮票;当所投硬币达到或超过购买者所选面值时,售出一枚邮票,并找回剩余的硬币回到初始状态;当所投硬币值不足面值时,可以通过一个复位键退回所投硬币,回到初始状态。-An automatic control circuit sell stamps. With
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:758byte
    • 提供者:张三
  1. seven_vote

    0下载:
  2. 这是一个七人表决器,顾名思意就是适用于7个人的表决器,当有4个人以上赞成就会响-this is a vote from seven people
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:125.07kb
    • 提供者:梁永安
  1. vote

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  2. 8人表决器实现八人表决,并用液晶模块显示状态和结果-Eight people to achieve eight people to vote on voting machines and used LCD module displays the status and results of
  3. 所属分类:SCM

    • 发布日期:2017-04-10
    • 文件大小:1.44kb
    • 提供者:韩斌
  1. biaojueqi

    0下载:
  2. 七人表决器 当同意人数大于等于4时,投票通过。-Seven voting machines when the agreed number of greater than or equal 4, vote.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:52.62kb
    • 提供者:wangzexiang
  1. LCDClock

    0下载:
  2. It s a cool electronic clock with 5 different styles (Red LED s, Yellow LED s, Green LED s, Blue LED s and cool LCD style (All graphics created by me)). It has a Reminder and automatic 1 program run at designed time. It can stay On Top. Sorry, but th
  3. 所属分类:SCM

    • 发布日期:2017-03-28
    • 文件大小:22.09kb
    • 提供者:B@NE
  1. adder3

    0下载:
  2. 此源代码是基于Verilog语言的七人投票表决器 、2 个 8 位数相乘 、8 位二进制数的乘法 、同一循环的不同实现方式、使用了`include 语句的 16 位加法器 、条件编译、加法计数器中的进程、任务、测试、函数、用函数和 case语句描述的编码器、阶乘运算函数、测试程序 、顺序执行、并行执行,特别是七人投票表决器,这是我目前发现的最优的用硬件描述的源代码。-The Verilog language source code is based on the seven-vote, and
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-01-26
    • 文件大小:2kb
    • 提供者:王柔毅
  1. vote

    0下载:
  2. 此程序是七人表决器,代码中运用了case和IF这两种语句,可凭个人自由选用!-This program is a vote of seven, code in use of the case and the two IF statements, present their selection of individual freedom!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:93.9kb
    • 提供者:美味男孩
  1. vote

    0下载:
  2. A project that count vote
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:451.43kb
    • 提供者:fahian ahmed
  1. vote

    0下载:
  2. 当表决器的七个输入变量中有4个以上(含4个)为“1”时,则表决器输出为“1”;否则为“0”。分析七人表决器全加结果CBA(从高位到低位)中的八种情况:000-111,输出为“1”的量为100-111, 根据这种真值表用卡诺图化简可得出最简逻辑表达示为OUT=C,即全加结果最高位决定了结果。-failed to translate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:639.79kb
    • 提供者:落晨
  1. TPQDQ

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  2. 基本要求: (1)通过功能切换开关设定为抢答功能,完成4人抢答功能,通过启动按键启动抢答,数码管显示抢答到计时,抢答成功后,到计时停止,蜂鸣器响,抢答成功的键盘对应的指示灯亮。 (2)通过功能切换开关设定为投票功能,完成4人对4候选人投票功能,通过启动按键启动表决,数码管显示投票倒计时, 4个LED指示灯闪烁,计时到零,4个LED指示灯灭,从1到4轮番显示表决结果,第一个数码管显示候选人编号,第二个数码管显示该候选人得票数。 扩展要求: (1)通过串行口将抢答信息、时间信息和投票
  3. 所属分类:SCM

    • 发布日期:2017-04-04
    • 文件大小:102.21kb
    • 提供者:Gallen
  1. sevenvote

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  2. 一个七人投票表决器,基于VHDL语言,当多数信号为1时输出为1,多数为0时输出为0-A seven-vote device, based on the VHDL language, when the majority of the output signal is 1 to 1, most of the output is 0 0
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:202.93kb
    • 提供者:Tony
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