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  1. verilog_testbench_genetator

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  2. 这是一个perl程序 只需要在cmd中运行，参数为你的Verilog名字 功能是:半自动生成Verilog的testbench，提高编码效率-#-----READ ME of verilog_tb_generate.pl----------------------| # | #-----copyright(C) Xzmeng 2010---------------

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-06
    • 文件大小：2.17kb
    • 提供者：zishan
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