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  1. part2

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  2. Altera DE2 开发板试验3 第2部分VHDL答案-Altera DE2 Lab3 Part2 VHDL Answer
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:328281
    • 提供者:jamie choo
  1. lab3

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  2. 1.熟悉C5400的寻址方式 2.比较利用不同寻址方式的指令执行时间 -1. Familiar with the C5400 are addressed 2. Comparison of the use of different addressing modes of instruction execution time
  3. 所属分类:DSP program

    • 发布日期:2017-04-08
    • 文件大小:14927
    • 提供者:小样
  1. lab3-TIMER0

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  2. DSP数字信号处理中有3个定时器,分别为定时器0,定时器1,定时器2.本程序实现对定时器0的配置。-DSP digital signal processing has three timers, Timer 0, Timer 1, Timer 2 Timer 0 for the program' s configuration.
  3. 所属分类:DSP program

    • 发布日期:2017-11-11
    • 文件大小:565190
    • 提供者:cici
  1. Lab3

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  2. Sequential binary Message detector Objectives 1. Working with finite state machines. 2. Defining user types in VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:187037
    • 提供者:Amr
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