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8倍频vhdl
- 该文件可用vhdl语言实现时钟8倍频，运行环境可在maxplus2和ise的仿真软件上-the document available VHDL Language 8 clock frequency, the operating environment and ideally maxplus2 simulation software
FIRvhdl
- 用vhdl实现一个fir滤波器 设计要求： 1．最小阻带衰减-30db。 2．带内波动小于1db． 3．用MATLIB与MAXPLUS2联合设计与仿真-use VHDL to achieve a fir filter design requirements : 1. The smallest stop band attenuation - 30dB. 2. With fluctuating within less than 1DB. 3. With MATLIB with MAX
wodevhdl
- vhdl练习实例。在maxplus2中编写，编译通过，正确。-VHDL practice examples. In maxplus2 prepare, compile and correct.
ping_pang
- 这是用AHDL语言编写的一个PCI采集系统的逻辑源码，其中的乒乓设计思路新颖，有兴趣的朋友可以参考一下！编译环境为maxplus2-This is AHDL prepared a PCI Acquisition System logical source, the Table Tennis novel design concept, interested friends can take a look! Build environment for maxplus2
sum99
- 基于maxplus2的八位加法器，已经通过仿真-maxplus2 based on the eight Adder, through simulation
CPLDNEW
- 用maxplus2实现的一种通用逻辑模块，背景是一个基于dsp的嵌入式开发板，上面的逻辑模块全用cpld实现。此模块可以供以后的嵌入式开发作参考。-maxplus2 achieved using a common logic modules, background is a DSP-based embedded development board, the above logic modules throughout cpld achieve. This module can be embedd
EDAchuzuchejijia
- 在本示例程序中，用VHDL语言实现了出租车的记价功能，在Maxplus2环境下编写，可通过cpld下载板来验证程序。在压缩包中附有示例的目的，方法和仿真时序图，是学习VHDL好例子。-in this sample program, using VHDL of the entry price of a taxi function, in preparation FLEX10K environment, through cpld download plate to the verification
vhdl_fifo
- 用vhdl编写的fifo队列.可以在maxplus2平台上使用.-using VHDL fifo prepared by the cohort. Maxplus2 platform can be used.
VHDL_交通灯系统
- 用VHDL语言编写，在MAXPLUS2下调试通过-VHDL language, debug through MAXPLUS2
VHDLchufaqi
- MAXPLUS2 自己编写的VHDL 4位除法器-MAXPLUS2 prepare themselves VHDL four Divider
txd5
- 异步发送电路是基于MAXPLUS2软件开发的一种实用电路,已经编译成功,可使用.-asynchronous circuit is based on the development of software MAXPLUS2 a practical circuit, has been successfully compiled, can be used.
3-8TRANSFORMER
- 译码器的逻辑功能是将已赋予特定含义的一组二进制输入代码的原意\"翻译\"出来,变成对应的输出高低电平信号.该程序为3-8译码器.基于VHDL,其开发环境是MAXPLUS2.
60COUNTER
- 六十进制计数器.电子万年历是计数器的应用之一.年由月的十二进制计数器进位+1得到.月是日的三十进制计数器进位+1得到.日是小时的二十四进制计数器进位+1得到.小时是分的六十进制计数器进位+1得到.分是秒的六十进制计数器进位+1得到.本程序基于VHDL.其开发环境是MAXPLUS2
COMPARATORMC14585B
- 4位数值比较器MC14585B.能够将两个输入信号比较的各种情况送到输出端口上.本程序基于VHDL语言,开发环境是MAXPLUS2
ram_read_write
- 本程序是为FPGA系统所设计的一个简单的存储和读取数据的小程序，MAXPLUS2编写
chuankou_data_send
- 这是FPGA系统的一个简单的与上位机串行通讯的的小程序，MAXPLUS2编写
jiaotongdeng
- 交通灯控制系统VHDL源码，用VHDL语言、MAXPLUS2环境设计实现-VHDL core
maxplus2
- this a good tutorial for maxplus2-this is a good tutorial for maxplus2
Max_Plus_II-_tutorial
- Max+plusII(或写成Maxplus2,或MP2) 是Altera公司推出的的第三代PLD开发系统(Altera第四代PLD开发系统被称为：QuartusII，主要用于设计新器件和大规模CPLD/FPGA).使用MAX+PLUSII的设计者不需精通器件内部的复杂结构。设计者可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立设计，MAX+PLUSII把这些设计转自动换成最终所需的格式。其设计速度非常快。Maxplus2被公认为是最易使用，人机界面最友善的PLD开发软件，特别适合初学者
maxplus2
- 用maxplus2设计的心率计，能实现心率的测量，并且能分辨出心跳是否正常-Maxplus2 design with heart rate meter, measuring heart rate can be achieved, and can distinguish between normal heartbeat