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搜索资源列表

  1. rs_decoder_31_19_6.tar

    1下载:
  2. Hard-decision decoding scheme Codeword length (n) : 31 symbols. Message length (k) : 19 symbols. Error correction capability (t) : 6 symbols One symbol represents 5 bit. Uses GF(2^5) with primitive polynomial p(x) = X^5 X^2 + 1
  3. 所属分类:VHDL编程

    • 发布日期:2014-01-22
    • 文件大小:13.91kb
    • 提供者:孟轲敏
  1. 树式除法型开方器VERILOG实现

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  2. 树式除法型开方器VERILOG实现,用于任意长度的无符号数的开方运算,Square root of the tree-type divider-type device to achieve VERILOG
  3. 所属分类:VHDL编程

    • 发布日期:2017-03-22
    • 文件大小:636byte
    • 提供者:神气
  1. 470P2F07

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  2. sqrt root using verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:126.45kb
    • 提供者:saluish
  1. rrc_filter

    0下载:
  2. this is a verilog code for root raised cosine filter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:1.09kb
    • 提供者:vlsi
  1. HDL_design

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  2. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:647.6kb
    • 提供者:Ning Zheng
  1. sqrt

    0下载:
  2. This zip file contains the verilog source code for square root calculation and its test bench
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:1.95kb
    • 提供者:Jaganathan
  1. square-root

    0下载:
  2. Verilog硬件描述语言能够用软件语言的的方式描述硬件特性,并可用仿真方式完成电路的调试.本文介绍了基于EasyFPGA030的开平方运算器的设计,详细说明了运用verilog语言的设计过程与实现成果。-Verilog hardware descr iption language(HDL)specializes in describing hardware in the way of software language, and complete circuit simulation avai
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:883.52kb
    • 提供者:stella
  1. sqrt_for_single_float_point

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  2. 用verilog实现了基于中值定理求解单精度浮点开方的功能,希望对大家学习有所帮助-With verilog implemented based on the mean value theorem to solve single-precision floating point square root function, we want to study and help ... ...
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4.65kb
    • 提供者:楚艳超
  1. in-ModelSim-and-Xilinx-lib

    0下载:
  2. 在ModelSim SE中配置Xilinx的库函数 在Modelsim的安装根目录下新建一个文件夹,用来放xilinx的各个库文件,故可以起名 xilinx_lib。类似于Xinlinx的安装文件:\..\\Xilinx\verilog\src中的各个库文件,在xilinx_lib文件 下新建各个文件夹,命名规则为:若src中的文件夹名为unisims,则在xilinx_lib文件夹下新建 为unisims_ver的文件夹,与此雷同,新建名为simprims_ver、Xilinx
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:103.93kb
    • 提供者:谢明
  1. SQRT

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  2. 用verilog代码编写的求整数平方根的FPGA工程。-Verilog code written request with the integer square root of the FPGA project.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-01-22
    • 文件大小:232kb
    • 提供者:袁媛
  1. CLK_DIV

    0下载:
  2. verilog HDL写的时钟通用计数分频程序,设置系统时钟,并根据目标时钟,设置分频系数即可得到目标时钟。已实际测试可用。-verilog HDL write clock common procedures for the count and divide, set the system clock, and the root According to the target clock, set the frequency division factor can get the targ
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:745byte
    • 提供者:fightsea
  1. sqrt

    1下载:
  2. VERILOG描述的开平方模块核,开方运算是FPGA或ASIC设计中所需要的核心运算模块。-VERILOG descr iption of open square modules nuclear root operation is the core computing module FPGA or ASIC design.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-04
    • 文件大小:766byte
    • 提供者:Solomon
  1. QPSK_DSSS

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  2. 该程序使用verilog语言,编写了QPSK-DSSS系统的发端,主要模块包括对同相分量和正交分量的扩频,通过根升余弦滤波器,以及与载波相乘等模块。-The program uses the verilog language, written QPSK-DSSS system, the originator, the main modules include in-phase and quadrature components of the spectrum, through the root
  3. 所属分类:VHDL编程

    • 发布日期:2014-01-06
    • 文件大小:6.66mb
    • 提供者:林源
  1. cube_root

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  2. cube_root使用Verilog语言使用开立方根的算法-cube root
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:3.1mb
    • 提供者:Neddy
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