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shuzinaozhong
- 一个数字闹钟的vhdl代码！ 分成几个模块 要通过自顶向下的设计方法来做！-A digital clock vhdl code! Divided into several modules through top-down design method to do!
Compiler_theory_top_down_parsing_method
- 编译原理自顶向下语法分析方法Compiler theory top-down parsing method-Compiler theory top-down parsing methods Compiler theory top-down parsing method
VHDL-djdplj
- 基于VHDL语言的十进制等精度频率计的设计，采用VHDL语言，运用自顶向下的设计思想， 将系统按功能逐层分割的层次化设计方法，使用Quartus8.0开发环境，实现了频率计的设计。-VHDL language based on the decimal precision frequency meter, etc. The design, using VHDL language, the use of top-down design, the system is divided by func
shumaguandongtaisaomiaoxianshi
- 1.利用动态扫描方法在六位数码管上显示出稳定的654321. 2.用动态扫描方法和定时器1在数码管的前三位显示出秒表，精确到1 秒，即后两位显示1 秒，一直循环下去。 3.利用动态扫描和定时器1在数码管上显示出从765432开始以1/10秒的速度往下递减直至765398并保持显示此数，与此同时利用定时器0以500MS速度进行流水灯从上至下移动，当数码管上数减到停止时，实验板上流水灯也停止然后全部开始闪烁，3秒后（用T0定时）流水灯全部关闭、数码管上显示出“HELLO”。到此保持住。
FPGA-VHDL-dengjingduc
- 本文介绍了基于VHDL语言的十进制等精度频率计的设计，采用VHDL 语言，运用自顶向下的设计思想，将系统按功能逐层分割的层次化设计方法，使用Quartus8.0开发环境，实现了频率计的设计。 -This article describes the decimal-based VHDL, and other precision frequency meter design, using VHDL language, the use of top-down design, the system
Quartus
- 本设计是实现基于FPGA的液晶显示模块，采用自顶向下的设计方法，用原理图的形式实现顶层控制。-The design is FPGA-based liquid crystal display module, using top-down design method, to achieve top-level schematic in the form of control.
miaobiao
- 用动态扫描方法和定时器1在数码管的前三位显示出秒表， 精确到1 秒，即最后一位显示1 秒，一直循环下去 设时钟频率为12M-With dynamic scanning method and Timer 1 in the top three shows digital stopwatch, accurate to 1 of the second and final one shows 1 seconds, the clock has been set down cycle freque
FPGA-TOP-TOWN
- FPGA/EPLD的自上而下（Top-Down）设计方法-FPGA/EPLD ( Top-Down ) top-down design method
Clock
- 本设计实现了一种基于FPGA的数字时钟设计，应用Verilog硬件描述语言进行数字电路设计，采用自顶向下的方法将电路系统逐层分解细化，设计数字时钟总体结构、各模块及相应具体电路。在Quartus II 9.0工具软件环境下编译、仿真。最后下载到FPGA实验平台进行测试。本数字时钟具有显示时间、通过按键校准时间、整点报时等功能。(This design realizes a digital clock design based on FPGA, uses the Verilog hardware