用标准Verilog HDL 语言编写的IIC总线IP核，详细定义了时序及输入输出， 可以直接应用-Standard Verilog HDL language of the IIC bus IP core, a detailed definition of the timing and the input and output, can be applied directly

IIC总线的控制VHDL源代码以及说明，在Quartus2中能够生成对应的IP核-the IIC bus control VHDL source code and ，Quartus2 can create the corresponding IP in nuclear

IIC IP核，可以直接集成在SOPC中的(⊙o⊙)哦-基于Quartus II 可直接集成到SOPC，自定义II C IP核