一个同步FIFO，包括testbench，

同步FIFO( Verilog HDL )

用SmartGen生成一个256*8的大小同步FIFO，并通过串口发送数据初始化FIFO。然后，再通过串口返回到上位机的串口调试程序显示，确认数据是否正确。-SmartGen generated with a size of 256* 8 Synchronous FIFO, and sending data through the serial port to initialize FIFO. And then back through the serial port to the PC ser

cy7c68013 同步Slave fifo传输 固件。 经测试，速度可以达到每秒40MB以上。 网上很多代码均为异步，速度最多只能到10多MB。注意：因为和FPGA配套，时钟是外部提供，若有不明，可以联系我。-cy7c68013 slave fifo sync transfer firmware. Speed up to 40MB/s.