基于《Stellaris外设驱动库》的例程：处理器直接触发ADC采样 本实验演示配置ADC采样序列0，通过处理器直接触发ADC采样，ADC模拟量需从外部输入（ADC0），最大不能超过3.0V，因为ADC内置的参考电压为3.0V。 在进行ADC配置之前，必须首先进行PLL锁相环配置（详见EasyARM1138例程\02 SysCtl(系统控制)\3 锁相环PLL设置）。错误配置PLL将使系统进入异常。 ADC采样得到的数字量将利用超级终端从串口读出 。本开发板采用US

The design of the All Digital FM Receiver circuit in this project uses Phase Locked Loop (PLL) as the main core. The task of the PLL is to maintain coherence between the input (modulated) signal frequency,iωand the respective output frequency,oωvia p