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  1. final-project-ook

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  2. FPGA模块设计，包括ook脉冲发送，信号处理，以及接收，系统是基于windows系统，verilog语言实现-FPGA module design, including ook pulse transmission, signal processing, and receive, the system is based on the windows system, verilog language

  3. 所属分类：SCM

    • 发布日期：2017-04-25
    • 文件大小：321.9kb
    • 提供者：王明
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