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viterbi_fpga
- viterbi译码器的一种fpga实现.是一个cs252 的project的result 供大家研究用-Viterbi Decoder they simply a realization. Cs252 is a result of the project for all research
TImer
- 能较为准确的计时并将时钟、分钟、秒钟显示到数码管上，此实验是利用DSP的定时器做时钟，并将时钟、分钟、秒钟显示到数码管上。编写程序时先编写定时器初始化程序，运用DSP定时器来定时计数，并通过定时器中断服务程序刷新数码管。其硬件连接原理图和I/O端口地址译码请参考实验五输入输出模块中的数码显示输出模块。-Can be more accurate timing and the clock, minutes, seconds display to digital control, this exper
DSP_FPGAcontrol232
- 传统的DSP 控制通常针对的是三相系统,其外设资源不能满足多相逆变器的控制要求,文中 提出一种DSP + FPGA 的控制器解决方案. 特别利用了FPGA 逻辑资源丰富,编程灵活的特点,设 计了译码电路、脉冲发生、串口通信、看门狗保护、硬件状态锁存等功能单元,在有效扩展系统功能 的同时,降低了运算单元的负荷,提高了整体性能. 对设计进行了时序仿真,并将其应用于8 MW逆变器的控制系统中,结果验证了设计方案的功能性与可靠性.-Traditional DSP control is usu
flash
- tms320vc5509a 用译码器外扩地址线连接并行的flash。-tms320vc5509a use the 74HC138 and 74HC573 to control the flash
High-precision-stopwatch--(1)
- 555产生正当电路，译码器，进制转换 ，计时范围0~9s-Proper circuit 555, decoder, hex conversion timing range 0 ~ 9s
10.LED
- 采用并行控制、动态显示方式：TMS320F28335 DSP数据线控制显示数据，通过74HC374对数据进行锁存；数码管公共端由另一片74HC374输出作为片选，分时控制数码管，达到动态显示的目的。74HC374控制信号由CPLD（xc95144xl）和GAL（一个PLD芯片）译码输出。并通过头文件（xdata.h）和修改CMD文件定义各个74HC374的地址为一个结构体，其中，“*Ex_smgc = (Uint16 *)0x206000 ”的高4位对应于4个数码管使能的锁存器地址。 “*E
key
- 矩阵键盘的DSP28335，CCS调试成功，附加Ｈ文件即可在其他函数中调用。IO口可以采用38译码器，减少资源浪费。-Matrix keyboard DSP28335, CCS debugging success, additional H file can call in other functions. IO port 38 decoder can be used to reduce the waste of resources.