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CH4CH2CH1VHDL 数字电路参考书所有程序5-CH4CH2CH1VHDL digital circuit reference all proceedings 5
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这些是verilog编程实例5,仅供参考-These are examples of Verilog Programming 5 for reference
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学习使用FPGA做一些简单的编码器,RS(5,3)编码就是5个字符中有5-3=2两个校正字
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有两端VHDL程序，5分频的和分频移相的，希望大家用的上
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5×5乘法器
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virtex-5电路原理图
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Modelsim6.5 2009年官方培训教程,Official Modelsim6.5 2009 Training Course
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目前这个生成的key在modelsim se 6.3f 6.4b 6.5测试没问题。因为这几个版本是我逐步升级的，应该说从6.3f~6.5的都可以用。测试环境为windows xp sp3. vista没有测试。按理说是一样的。使用过程中遇到的一些问题的解决办法关于key里面生成中文字符的情况产生原因是，windows当前用户名和主机名是中文，修改之后重新生成一次。在安装的时候要设置环境变量LM_LICENSE_FILE，指向lincense的的路径和文件名。需要在cmd下使用modelsim的
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modelsim-win32-6.5-se 解破文件。 功能全。可以用到2020年。可以用于VHDL,VERILOG, system C 等模拟及混合模拟。-modelsim-win32-6.5-se solutions broken files. full loaded. expired in 2020.. Can be used for VHDL, VERILOG, system C simulation and mixed simulation.
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3.5寸TFT FPGA驱动程序,2C8驱动扫描TFT屏实现色条-TFT DV for FPGA
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5 stage pipeline CPU, verilog HDL code-5 stage pipeline CPU
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几篇关于5，3小波FPGA硬件实现的文章，很有帮助-5,3 wavelet few on FPGA hardware implementation of the articles, very helpful
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Virtex™ -5 系列提供 FPGA 市场中最新最强大的功能。Virtex-5 系列采用第二代 ASMBL™ （高级硅片组合模块）列式架构， 包含四种截然不同的平台（子系列），比此前任何 FPGA 系列提供的选择范围都大。每种平台都包含不同的功能配比，以满 足诸多高级逻辑设计的需求。-Virtex ™ -5 family provides the latest FPGA market, the most powerful features. Virtex-5 s
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简单5级流水线CPU的verilog逻辑设计-Simple line 5 of the CPU logic design verilog
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Libero集成设计环境(IDE)8.5版本，这套完整的软件设计工具系列已进一步扩展，支持新近推出的nano版本IGLOO和ProASIC3现场可编程门阵列(FPGA)。-Libero Integrated Design Environment (IDE) 8.5 version, this complete series of software design tools have been further expanded to support the recently introduced
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这是xilinx应用指南xapp858的中文版本。本应用指南介绍了用于实现高性能 DDR2 SDRAM 接口的控制器和数据采集技术。本数据采集技术使用了每一个 Virtex™ -5 I/O 都具有的输入串行器/ 解串器 (ISERDES) 和输出双倍数据速率 (ODDR) 的功能。-This is the xilinx application note xapp858 the Chinese version. This application note describes the i
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数字钟：显示，设置时间，设置闹铃（报时），秒表。
平台：quartusII 5.1。
说明：此版本中已将系统时钟调快，自己稍微改动一下即可，小小的考验，做出来会更有成就感！-digital clock：display time, set time, set alarm(use speaker to alarm), stopwatch.
platform: quartusII 5.1
comment: there s a place to change if you want th
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A way to evalulate Quartus 5.1
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RS(5,3）编码器原程序 程序已经调试过 且比较简短-RS(5,3） coder ,this code is very short
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Altera FPGA开发说明（QuartusII 7.2 & ModelSim 6.5）.pdf
建立和编译QII项目
modelsim功能仿真
QII引脚分配
modelsim时序仿真（建立Altera仿真库）
QII下载
-Altera FPGA Development Descr iption (QuartusII 7.2 & ModelSim 6.5). Pdf project to establish and build QII QII pin ass
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