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八位的伪随机数产生的verilog文件
- 八位的伪随机数产生的verilog文件linear-feedback-shift-register-eight pseudo-random number generator in Verilog document linear-feedback - shift-register
用VHDL生成伪随机数
- 用VHDL生成伪随机数，资源占用少，最高频率可达200MHz
wsjscsq
- VHDL程序设计的应用举例：伪随机数产生器-VHDL Programming Application examples: pseudo-random number generator
PN7_gen_wtb
- 一个用vhdl语言写的产生伪随机数PN7例子，经过altera的fpga测试可以使用。-Written in a language with vhdl generate pseudo-random number PN7 example, after the fpga altera test can be used.
PRBS
- 代码是伪随机数生成和检测的模块，用于通信行业的FPGA编程。包括VHDL和Verilog两种语言的版本。用于做接口测试。-This module generates or check a PRBS pattern.
jiance1
- 3异或条件输出 周期的伪随机数生成器伪随机数 -The XOR output cycle pseudo-random number generator
lfsr_randgen
- 利用线性反馈移位寄存器产生伪随机数，在通信系统中应用-Using a linear feedback shift register to generate pseudorandom numbers, the application in a communication system
LFSR
- 这是基于FPGA开发板NEXTS3的一个verilog程序，是一个线性反馈移位寄存器LFSR,可用来生成伪随机数-This is based on the FPGA development board NEXTS3 a verilog program, is a linear feedback shift register LFSR, can be used to generate pseudo random Numbers
pseudo_random
- 基于vivado Verilog的伪随机数发生器，采用LFSR算法，并对其进行了升级，使用反馈级联的思想，从最大周期为2^n提升为原来的3-5倍(Based on vivado Verilog pseudo random number generator, using LFSR algorithm, and upgrade it, using the idea of feedback cascade, from the maximum cycle of 2^n to 3-5 times the
random
- 用简单的线性反馈移位寄存器实现了伪随机数的生成…(The pseudo random number is generated by a simple linear feedback shift register)