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week_9
- vhdl程序实现了计数器的 是一次作业的源代码-VHDL program counter is a one-source code
fenpin
- 开发工具是quartus II 7.0以上版本，这是一个verilog语言的分频器设计，个人作业设计，供参考学习-verilog，quartus II 7.0
compare
- 数值比较器的设计，课堂作业随堂检查，verilog语言设计，开发工具是quartus II7.0以上版本，测试仿真脚本也有-Numerical comparison of the design, classwork class check the Verilog language design, development tools is quartus II7.0 above test simulation scr ipt
traffic
- 红绿交通灯。哈工大计算机学院数字逻辑大作业，０９籍～～～可以直接用的哈-Red and green traffic lights. Harbin Institute of Computer Science, the digital logic operations, 09 Ji ~ ~ ~ can be used directly
DataCycle
- 一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-cpu cpu cpu cpu cpu cpu cpu cpu
PipelineSim
- 一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
PIPELINE
- 一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
PipelineCPU
- 一个计算机原理课程设计的作业，5级流水线CPU，指令集到代码均为自己设计，有最终报告文档，组建说明，并行除法，16位字长，定长指令，Verilog源代码，顶层设计图。结构简单，冲突解决方式也很简单，代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
4-2
- 这是EDA的课后作业，可是4位10进制的一个源代码。课后4-2-This is EDA homework, but four decimal a source code. After-school 4-2
vhdl[1].tar
- 某高校的FPGA作业，是大家学习FPGA的绝佳参考资料-a program for learning fpga
traffic
- 东南大学信息学院大三编程课，VHDL相关交通灯大作业相关代码。欢迎指教改正-Southeast University, School of Information junior programming class job code for the VHDL traffic lights. Welcome advice corrections
divide
- 实现带符号位的除法，使用二进制的左移处理，属于第三个大作业，懂的人都懂得-signed divide
lab4
- 算机组成实验作业4，fpga开发板，verilog语言编写-Composition of experimental computer operating 4, fpga development board, verilog language
EDA4--3
- 实现的电子钟，资料非常全面，是一次课程设计的大作业，完成的质量很高。-Achieve the electronic clock information is very comprehensive, curriculum design job, completed high quality.
lab1
- 一个21位先行进位加法器的代码 交作业和毕设必备，自己写的，不完全地方请指出 -A 21-bit carry-lookahead adder code homework and must complete set up, wrote it myself, not exactly place please indicate
touch-screen
- 基于DE0的触摸屏设计 VHDL 语言 大作业-DE0-based touch-screen design VHDL language major operations
EX8
- 累计进位加法器和超前进位加法器，数字逻辑课程作业-Cumulative carry lookahead adder and adder, digital logic course work
dingshiqi2
- 我的课程作业，59:59定时器，板子晶振50mHZ-My coursework, 59:59 timer board crystal 50mHZ
VHDL-based-music-player-design
- 为本人2012年下学期的EDA大作业，含 设计文档 和 源代码。所设计的系统在网上很难找到（当时我就没找到，特别是源码），二本系统又具有一定的实用性，只要在ROM中存储不同的歌曲编码，即可播放不同的乐曲。 文章详细介绍了“具有自动乐曲演奏功能的电子琴”的FPGA设计原理与方法，使用了ROM存储音符和节拍，矩阵键盘控制整个系统。 源码注释清楚，容易理解。 欢迎访问我的博客：http://blog.csdn.net/enjoyyl-For the I semester of 20
final
- vhdl语言，实现贪吃蛇功能，whdl大作业……已经调试成功-vhdl language, to achieve Snake function, whdl big job ...... debugging has been successful