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搜索资源列表

  1. SSMS

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  2. 汇编实习作业汇编语言实现的学生信息管理系统
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2.06kb
    • 提供者:刘海
  1. 用VHDL编写的带报错和暂停控制功能的 交通灯

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  2. 现代数字系统作业 在maxplus 10.0中调试通过
  3. 所属分类:VHDL编程

  1. IrisProject

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  2. 本人大二时的电子设计作业《温度控制系统》。 所采用的芯片为EP1K100QC208-3,此芯片功能强大,能够满足设计要求。通过对电路的设计,对芯片的外围扩展,来达到对温度的控制和调节功能。 -I work in electronics design sophomore, " temperature control system." Chips used EP1K100QC208-3, this chip powerful, able to meet the desig
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:259.51kb
    • 提供者:Frank
  1. mtraffic

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  2. 用VHDL编写的带报错和暂停控制功能的 交通灯,图形语言混编。 现代数字系统设计作业。-Written by VHDL error and pause control with traffic lights, graphics, mixed language. Modern digital system design work.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:239.7kb
    • 提供者:yan
  1. mclock

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  2. 用VHDL编写的带闹钟报时功能的数字钟 ,现代数字系统设计作业。 采用文本图形混合输入,在maxplus2 10.0运行通过-Written by VHDL figures with alarm chime clock, modern digital system design work. Graphics mixed with text input, run by the maxplus2 10.0
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:326.01kb
    • 提供者:yan
  1. Design-exercise-M_sequence

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  2. 通信系统电路设计练习: M序列编码/解码器的设计 作业的背景及训练目的 为了给通信专业的同学们提供一个设计实践的机会,在最短的时间段内掌握数字设计的动手能力,提高Verilog语言的使用能力,所以专门设计了这样一个难度适中的数字通信系统设计练习。本练习是根据工程实际问题提出的,但为了便于同学理解,对设计需求指标做了许多简化。希望同学们在设计范例和老师的指导下,一步一步地达到设计目标。期望同学们能在两至三周内,参考设计范例,独立完成自己的设计任务,在这一过程中学习用Verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:138.31kb
    • 提供者:
  1. VHDL-based-music-player-design

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  2. 为本人2012年下学期的EDA大作业,含 设计文档 和 源代码。所设计的系统在网上很难找到(当时我就没找到,特别是源码),二本系统又具有一定的实用性,只要在ROM中存储不同的歌曲编码,即可播放不同的乐曲。 文章详细介绍了“具有自动乐曲演奏功能的电子琴”的FPGA设计原理与方法,使用了ROM存储音符和节拍,矩阵键盘控制整个系统。 源码注释清楚,容易理解。 欢迎访问我的博客:http://blog.csdn.net/enjoyyl-For the I semester of 20
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-17
    • 文件大小:4.7mb
    • 提供者:刘志
  1. chuzujifei

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  2. 使用Quartus II 9.0编写的出租车计费系统源码,是课程设计大作业验证通过,可以直接仿真验证(The use of Quartus II 9 written taxis charging system source code, is the course design of large work verification through, can be directly simulated and verified)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-21
    • 文件大小:389kb
    • 提供者:硅谷
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