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数字锁相环设计源程序
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input freque
vhdl_vga
- 彩条信号发生器使用说明 使用模块有：VGA接口、脉冲沿模块、时钟源模块。 使用步骤： 1. 打开电源+5V 2. 信号连接，按下表将1K30信号与实际模块连接好。 3. 1K30板连接好并口线，并将程序加载。 4. 将彩色显示器的线与VGA接口连接好。 5. 彩条信号就可以在显示器中产生，通过脉冲沿模块按键MS1可以改变产生彩条的 -color of the signal generator for use with the use of modules : V
vhdl_LED
- 点阵显示实验示例使用说明 使用模块有：时钟源模块、点阵显示模块，脉冲沿模块。 使用步骤： 1. 打开电源+5V。 2. 信号连接，按下表将1K30信号与实际模块连接好。 3. 1K30板连接好并口线，并将程序加载 4. 脉冲沿模块的按键MS1为复位清零键，灯灭时有效，点阵块上会显示汉字。 -lattice experimental use of the use of sample modules : clock source modules, dot-matri
123424475SINGT
- Quartus环境下的正选信号发生器的实验源码-Quartus environment is the election of signal generator FOSS
fftinterface
- 电赛一等奖作品：音频信号分析仪的FPGA源码，VHDL编写，Quartus7.1综合，ModelSim6.2g se仿真，应用了opencores.org上的开源FFT IP核，加入了8051总线接口和ram
ntsc_gen
- NTSC信号发生器VHDL源码。输出为BT656格式
sin
- DDS信号源设计中关于正弦信号的波形发生器，采用VHDL编写完-DDS signal source design on the sinusoidal signal waveform generator, using VHDL prepared END
DDS
- DDS信号源实现源码，实现正弦波、方波、三角波等，频率、相位可调。-DDS signal source to achieve source
dss_201403
- 使用verilog编写的，测试用多路串口通信信号源，用于fpga产生多路测试用串口信号，配置外围电平转换电路可以设计一个多路可编程数字信号源-Use verilog written, multiple serial communication test signal source for generating multiple test fpga serial signal, configure the external level shifting circuitry can design a
DAC1220
- 高精度直流信号源，DAC1220，20位分辨率，双极性输出-High-precision DC source, DAC1220,20 bit resolution, bipolar output
yuv422tobt1120
- yuv422转bt1120时序，vivado工程，用tpg做信号源-yuv422 to bt1120
DDS
- FPGA实现三通道DDS信号源Verliog程序-FPGA to achieve three-channel DDS signal source Verilog program
ZX_SOPC0
- 基于FPGA的DDS信号源设计 1.输出信号为正弦波、三角波及脉冲 2.信号幅度可调,范围：1V~5V 3.调幅步长：10mV 4.信号频率为低频：10HZ~1MHZ 5.频率调节步长10HZ~100HZ频段为1HZ,100HZ~1kHZ频段为10HZ,1KHZ~1MHZ频段为100HZ 6.频率调节方式通过键盘输入 7.运用LCD显示信号的类型、幅度、调频步长、调幅步长-DDS source FPGA-based design 1. The output sig
OOK_TEST
- 此代码实现了2ASK的调制解调，其中有九位伪随机信号作为信号源，调制时钟可调。-The code is for 2ASK modulation and demodulation.
saopin
- 扫频输出信号源，扫频范围可修改，verilog语言。-Sweep frequency output signal source, sweep frequency range can be modified, Verilog language.
SR_DDS
- DDS信号源设计，有正弦波，方波，三角波，AM波，FM波，还有PSK,FSK,16QAM等多种信号产生。-DDS signal source design, there are sine, square wave, triangle wave, AM wave, FM wave, as well as PSK, FSK, 16QAM and other signal generation.
DDS
- DDS信号源实例，采用Quartus II开发环境-DDS signal source instance using Quartus II development environment
FPGA-program
- 使用FPGA实现任意波形发射，且发射波形的分辨率较高，可作为信号源使用，效果良好。-use the FPGA to supply the digital source，and it succed to drive other object。
DAC
- 信号源，数字信号转化为模拟信号输出，可以在外部设备显示-The digital signal is converted into analog signal output, and can be displayed on the external device.
dds
- 基于DDS的信号源设计（包括三角波、正弦波、方波）(Design of signal source based on DDS)