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搜索资源列表

  1. Convolutional encoding and Viterbi decoding with k

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  2. 卷积码编码和维特比解码 当K为7 时 供大家参考Convolutional encoding and Viterbi decoding with k 7 rate 1 2 -convolutional coding and Viterbi decoding when K 7:00 for reference convolutional encoding and Viterbi decoding with k 1 2 7 rate
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:248.34kb
    • 提供者:周小川
  1. viterbi

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  2. (2,1,9)卷积编解码器,译码部分采用Vitebi译码算法,设计使用Verilog HDL语言,在Modelsim平台下仿真通过
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:10.5kb
    • 提供者:rxl
  1. viterbi

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  2. 卷积码编码及其Viterbi译码的实现
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:250.18kb
    • 提供者:mediative
  1. (2,1,3)卷积码编解码

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  2. (2,1,3)卷积码编解码,viterbi译码
  3. 所属分类:VHDL编程

    • 发布日期:2010-10-28
    • 文件大小:3.19mb
    • 提供者:zhaohua5269
  1. viterbi

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  2. verilog程序,实现了(2,1,4)卷积码编码,和基于回溯算法的维特比译码器-verilog program to achieve the (2,1,4) convolutional code encoding, and algorithm based on the back of the Viterbi decoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:2.81kb
    • 提供者:xiongherui
  1. ViterbiDecodeK9R12HardDecision

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  2. viterbi 硬判决译码,基本实现了(2,1,9)卷积码的硬判决译码,用modelsim RTL仿真通过-hard-decision viterbi decoding, the basic realization of the (2,1,9) convolutional codes hard decision decoding, using modelsim RTL simulation through
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:12.73kb
    • 提供者:maojunling
  1. viterbidecoder

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  2. viterbi译码器的Verilog实现,(3,1,7)零尾卷积码-viterbi decoder implementation by verilog HDL (3,1,7)zero tail conventional code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:4.57kb
    • 提供者:zhouli
  1. Viterbi_verilog

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  2. 在ISE环境下用Verilog语言编写的卷积码程序及Viterbi译码程序-Under the ISE Verilog language with procedures and Viterbi convolutional code decoding program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-19
    • 文件大小:4.88mb
    • 提供者:lxz
  1. viterbi

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  2. 高效率的viterbi译码,对通信中的卷积码进行译码-Efficient viterbi decoding of communications for decoding convolutional codes
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.86kb
    • 提供者:顾冰
  1. finial_test

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  2. 卷积码和Viterbi译码的源程序,在Xilinx ISE环境下使用Verilog编写,有助于卷积码和Viterbi译码的学习-Convolutional codes and Viterbi decoding of the source, in the Xilinx ISE environment, use of Verilog prepared to help convolutional codes and Viterbi decoding of the study
  3. 所属分类:VHDL编程

    • 发布日期:2013-11-13
    • 文件大小:5.33mb
    • 提供者:lxz
  1. encoder

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  2. 802.11a卷积码的实现,使用公式133和177,可以用标准viterbi解码-802.11a convolutional code to achieve, using the formula 133 and 177, you can use standard viterbi decoding
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-12-15
    • 文件大小:1kb
    • 提供者:Team
  1. viterbi

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  2. 维特比译码,卷积编码,verilog编写,2,1,2编码-Victor than decoding, convolution code, verilog write, 2,1,2 coding
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.11kb
    • 提供者:洪依
  1. cConnvolutiono

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  2. 卷积码编码与维特比解码 当K为7 时 供大家参考-convolutional encoding and Viterbi decoding with k 1 2 7 rate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:222.39kb
    • 提供者:
  1. convotion_decode

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  2. 用verilog写的卷积码的编码程序以及viterbi译码程序-Use verilog write convolution code coding procedures and viterbi decoding program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-03
    • 文件大小:35.02kb
    • 提供者:蔡金峰
  1. conv_dencode

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  2. 基于quartus软件的卷积译码算法,应用维特比译码算法完成-Convolutional decoding algorithm based on the quartus software.complete the application of viterbi decoding algorithm
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-09
    • 文件大小:925kb
    • 提供者:宏伟
  1. weitebi_notes

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  2. 维特比译码 ,说明比较详细, 用于卷积的译码,很不错-Viterbi decoding, a more detailed descr iption
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-01
    • 文件大小:3.77kb
    • 提供者:王一凡
  1. juanjima

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  2. 关于MATLAB语言的卷积码的编码与维特比译码-About convolution coding MATLAB language code and Viterbi decoding
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-28
    • 文件大小:8.63kb
    • 提供者:wss
  1. verilog-juanjima

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  2. 卷积码是一种重要的前向纠错信道编码方式,其纠错性能常常优于分组码,且(2,1,7)卷积码已应用于现代卫星通信系统中。Viterbi译码算法能最大限度地发挥卷积码的优异性能。这里采用Verilog  HDL语言设计出(2,1,7)卷积码的编码器模块和基于Viterbi算法的译码器模块,译码器采用全并行结构,译码速度快-Convolutional code is an important forward error correction channel coding method, and
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:10kb
    • 提供者:邓博于、
  1. (2,1,3)卷积编码和viterbi译码

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  2. 自己写的(2,1,3)卷积编码器和viterbi译码,测试已通过
  3. 所属分类:VHDL编程

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