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搜索资源列表

  1. ref-ualaw

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  2. A率/u率 压缩与解压缩的IP核,。 # 由AHDL语言写成,可在MaxplusII和QuartusII中使用,源代码加密。-A rate / u rate compression and decompression of the IP core,. By AHDL # languages, and the Quartus II MaxplusII use, the source code encryption.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:116.87kb
    • 提供者:zhangkun
  1. huffman

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  2. 用verilog硬件语言实现了动态huffman编码,能够压缩字符串文件,展示了硬件的压缩率-Using verilog hardware descr iption language to achieve a dynamic huffman coding to compress the string file, showing the hardware compression rate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.62kb
    • 提供者:张龙
  1. ADC_Data_Recv_Module

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  2. 接收机测试输入信号, 生成正余弦波,采样率、频率、幅度、相位可调节 并将生成的数据进行输出 压缩包包括Verilog代码、testbench代码、word文档 matlab仿真代码(The receiver tests the input signal, Generation of positive cosine wave, sampling rate, frequency, amplitude, phase can be adjusted And output the generated da
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-07
    • 文件大小:500kb
    • 提供者:nokkk
  1. SPI接口Verilog实现

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  2. 里面有主机发送模块和从机接收模块。主机发送32位16进制数(一位一位发送),工作在模式0。压缩文件内代码可直接运行,另附上testbench文件可以进行modelsim仿真。此代码根据论坛里一位大哥的代码改编,后来找不到是谁了。。。使用状态机编写主机的发送模块,由于项目仅仅需要主机发送所以从机的接收模块没有写成32位的,但是代码风格清晰,可以直接修改,复写率极高且非常好理解!
  3. 所属分类:VHDL编程

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