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搜索资源列表

  1. send_test

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  2. 输入时钟,可以得到周期性的有效信号以及同步信号,同时可以随时钟输出8个字节的数据-Input clock, can be an effective signal, as well as periodic synchronization signal, at the same time can be 8-byte clock output data
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:836byte
    • 提供者:stone
  1. plj

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  2. 数字频率计是一种用来测试周期性变化信号工作频率的装置。其原理是在规定的单位时间(闸门时间)内,记录输入的脉冲的个数。我们可以通过改变记录脉冲的闸门时间来切换测频量程。本文利用EDA技术中的Max+plusⅡ作为开发工具,设计了基于FPGA的8位十进制频率计,并下载到在系统可编程实验板的EPF10K20TC144-4器件中测试实现了其功能。-Digital frequency meter is a kind of cyclical changes in the signal used to tes
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:577.64kb
    • 提供者:庄青青
  1. LED.Control

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  2. 发光二极管控制 利用LP-2900实验仪Altera模块上的PLD器件,以“流水灯”形式点亮A区的L1~L12共12个发光二极管,即使这12个发光二极管周期性地按照1秒的间隔从左向右依次循环点亮。要求用VHDL语言实现。仿真出控制12位发光二极管依次循环点亮的波形。-LED Control
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-22
    • 文件大小:29.59kb
    • 提供者:duopk
  1. plj.ppt.tar

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  2. 信号的频率,就是信号在单位时间(1s)内周期性变化的次数。 用单片机和CPLD结合完成-Signal frequency, is the signal in unit time (1s) the number of periodic change. Complete with a combination of SCM and CPLD
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:196.77kb
    • 提供者:jxm
  1. jishuqizhouqixingxieshixu

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  2. 利用计数器控制状态变更产生周期性写时序 ,50MHz的晶振频率,可以产生50MHz的计数器。每个计数周期代表20ns。 每毫秒产生一个写脉冲,意味着20000个时钟为一个大循环,换成二进制,需要15位的计数器,计到19999强制归零。 不可能产生30ms的准确写宽度,最小只能用两个周期产生40ms宽的写脉冲。-The Cong ℃ of the LIU ╃ using Counters ㄦ with Liu chop Yan Gao Huoguo spin Chui Hai the Uu
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:26.84kb
    • 提供者:黄宏
  1. EDAshuzipinlvji

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  2. 1)能够测量正弦波、三角波、锯齿波、矩形波等周期性信号的频率; 2)能直接用十进制数字显示测得的频率; 3)频率测量范围:1HZ~10KHZ切量程能自动切换; 4)输入信号幅度范围为0.5~5V,要求一起自动适应; 5)测量时间:T〈=1.5S;6)用CPLD/FPGA可编程逻辑器件实现 -1) capable of measuring the frequency of the sine wave, triangle wave, sawtooth wave, rectangular wave p
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:861.84kb
    • 提供者:安德森
  1. LEDshanshuodeng

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  2. 让实验板上的8 个LED 周期性的闪烁。通过这个实验,熟悉并掌握采用计数 与判断的方式来实现分频的Verilog HDL 的编程方法以及Quartus II 软件的使 用方法和开发流程。-The experimental board 8 LED periodically flashes. Through this experiment, the familiar and the master counts and judgment to achieve the Verilog HDL p
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-23
    • 文件大小:442.77kb
    • 提供者:王恒
  1. fr_regen

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  2. 完成帧头的跨时钟处理,以减少信号的非周期性抖动等。-fr process
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.05kb
    • 提供者:haozi
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