CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 资源下载 源码下载 嵌入式/单片机编程 VHDL编程 搜索资源 - 四位乘法器

搜索资源列表

  1. 4MUL

    1下载:
  2. 四位并行乘法器的VHDL源代码,已通过验证,可以使用-Four parallel multiplier VHDL source code has been validated, you can use
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:4651
    • 提供者:周三强
  1. taximeter

    0下载:
  2. 设计一个出租车自动计费器,具有行车里程计费、等候时间计费、及起价三部分,用四位数码管显示总金额,最大值为99。99元; 行车里程单价1元/公里,等候时间单价0。5元/10分钟,起价3元(3公里起价)均能通过人工输入。 行车里程的计费电路将汽车行驶的里程数转换成与之成正比的脉冲数,然后由计数译码电路转换成收费金额,实验中以一个脉冲模拟汽车前进十米,则每100个脉冲表示1公里,然后用BCD码比例乘法器将里程脉冲乘以每公里单价的比例系数,比例系数可由开关预置。例如单价是1。0元/公里,则脉冲当
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:88018
    • 提供者:占斌
  1. CAM

    0下载:
  2. 本文档是基于ISE的verilog编程,描述的是一个用CAM方法编的一个乘法器,是四位乘以四位的乘法器。-This document is based on the ISE verilog programming described a CAM method to a series of multipliers, the multipliers of four multiplied by four.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:158941
    • 提供者:飞扬
  1. fwdfwfft

    0下载:
  2. 4位的16点fft,ccmul为复数乘法器,bfproc为蝶形运算器,输出的结果为四位,每一级都要进行round操作。-4 16-point fft, ccmul for complex multiplier, bfproc for the butterfly operation, a result output is four, each stage should be carried out round operation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:7263
    • 提供者:kove
  1. AnJian_1602

    0下载:
  2. 计算器设计。采用了现场可编程逻辑器件FPGA设计,并基于VHDL语言实现加减乘除功能,并用十进制显示在数码管上。计算部分为加法器、减法器、乘法器和除法器组成。使用Altera公司的QuartusII开发软件进行功能仿真并给出仿真波形,并下载到试验箱,用实验箱上的按键开关模拟输入,用数码管显示十进制计算结果。通过外部按键可以完成四位二进制数的加、减、乘、除四种运算功能,其结果简单,易于实现。-Calculator design. Using a field programmable logic d
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-31
    • 文件大小:13138994
    • 提供者:陈勒
  1. mux8

    0下载:
  2. 利用拨码开关,实现四位二进制与四位二进制的乘法器,结果转换为十进制,并通过数码管显示。-Using the DIP switch to achieve four binary and four binary multiplier, the results are converted to decimal, and through the digital display.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-16
    • 文件大小:1191936
    • 提供者:王宁
« 1 2»
搜珍网 www.dssz.com