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  1. shiyan3

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  2. 利用文本编辑器和VHDL语言设计一个半加器和或门，将其定义成Symbol图元，在图形编辑器中利用这些Symbol将其设计成一个全加器。下载到CPLD芯片中，接入输入电平信号和输出LED显示器。还有一个4-16译码器的VHDl程序-adder 4-16

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-29
    • 文件大小：399.02kb
    • 提供者：何斌
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