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搜索资源列表

  1. PIPELINE_MUL_ADD

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  2. 利用2個加法器及2個乘法器加上平行化處理來實現
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:19.98kb
    • 提供者:旻倫
  1. parall_ad_da

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  2. 在和众达SEED—XDTK平台上,基于XC4VSX25的 平行模数,数模转换程序-In and Jones SEED-XDTK platform, based on the parallel XC4VSX25 modulus, digital-analog conversion process
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:800.51kb
    • 提供者:hechao
  1. digital_lock

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  2. 数字锁即电子密码锁。锁内有若干密码,所有的密码可以用户自己设定。数字锁有两类: 一类是平行接收数据,称为并行锁;一类是串行接收数据,称为串行锁。如果输入代码与锁 内密码一致,锁被打开;否则,应封闭开锁电路,并发出报警信号。-Digital lock or electronic lock. There are a number of lock password, all passwords can be user set. Digital lock there are two ty
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.91kb
    • 提供者:ken
  1. fir

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  2. 利用系数奇对称的性,节约一半乘法器资源,实现平行FIR滤波器的功能。-The function of parallel FIR filter is realized by using oddly symmetric coefficients and saving half of the multiplier resources.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-19
    • 文件大小:4.59mb
    • 提供者:lerning dog
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