搜索资源列表
baud
- vhdl 很好用于串行通信. 三个模快,发生时钟,发送和 接收过程-VHDL good for serial communication. Three die fast, occurred clock, sending and receiving process
FPGA控制VGA显示（Verilog）
- 用FPGA开发板控制VGA显示，以800*600的分辨率，首先在屏幕的正中央依次出现“新”“年”“快”“乐”四个汉字，并分别移动到屏幕的四个角落，接着在屏幕中部从左至右依次出现“Happy New Year”英文字样，然后出现三个由小到大再消失的圆形图标模拟烟花，最后在黑屏中闪烁金星。字体均采用不同颜色，增添喜庆气氛。 本代码是练习VGA控制，ROM调用，时序控制及状态机运用的一个综合实例！
Max_Plus_II-_tutorial
- Max+plusII(或写成Maxplus2,或MP2) 是Altera公司推出的的第三代PLD开发系统(Altera第四代PLD开发系统被称为：QuartusII，主要用于设计新器件和大规模CPLD/FPGA).使用MAX+PLUSII的设计者不需精通器件内部的复杂结构。设计者可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立设计，MAX+PLUSII把这些设计转自动换成最终所需的格式。其设计速度非常快。Maxplus2被公认为是最易使用，人机界面最友善的PLD开发软件，特别适合初学者
design_5
- 将48M时钟信号分频为1Khz信号，并由dig（2：0）输出。因为实验板的七段译码显示器均公用同一数据线，所以必须提供一个较快的扫描信号（由于人的视觉停留，这个扫描信号必须要大于20hz，系统设计中用的是1Khz）通过扫描将选手号和抢答倒计时和答题倒计时显示分时显示在不同的七段译码显示器上，此系统中用dig（2：0）三位通过3_8译码器分时选3个七段译码显示器。-48M clock signal divider 1Khz signal by the output of the dig (2:0)
100240217
- 心率监测仪 1，正常人心率为60到100，每6秒为一个单位，检测心跳是否正常，显示其心率值 2.心跳如果不够长，发生报警，心率过缓或心率过快的报警声音不同 3.心脏停止跳动，用连续的报警声 4.心率正常时闪烁显示心率，并伴有报警声音 5.心率正常解除报警 6.没按下查询键一次，三秒显示错误心率，三秒显示错误心率时间-Heart rate monitor 1, normal heart rate of 60 to 100, every six seconds as a un