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  1. serial_input_parallel_output_module

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  2. 有一批数据并行输入，位宽为4，输入的时钟频率是20MHz，模块的功能是对这些数据进行并串转换。它每收满6个数据（一个包），就对这6个数据进行处理，将这6个数据按照一定的顺序串行输出，输出的时钟频率是80MHz-serial input parallel output

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-31
    • 文件大小：804754
    • 提供者：buffontus
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