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uart from opencores
- 用VHDL实现串口 可以实现与pc机的通信 收发 中断都可以 效果比较好-VHDL implement serial port, it can communicate with pc, it can accept and send message, and it can be interrupted.
cpldleifei
- 微功率无线模块、小功率无线数传模块、远距离无线通信模块、数传电台、远距离无线通信基站以及无线通信收发器等系列产品，产品主要有无线数传模块、无线通信模块、无线通讯模块、无线收发模块、无线模块、无线射频模块等等。-micropower wireless modules, low-power wireless module, remote wireless communications modules, data-transmission stations, long-distance wireles
vhdl2009
- 并口通讯代码 并口通讯代码（调试通过） --该代码目前能实现单个字节的收发-Parallel communications code (debugging through) -- The code can now achieve a single byte of Transceivers
8251Verilog
- 通用串行异步收发器8251的Verilog HDL源代码,经过仿真验证。
Chapter5Sample
- 主要是RS-232串行接口技术并且通过了串行收发器UART的开发实例演示了接口设计的基本步骤程序
uart_for_MCU
- 用VHDL为MCU编写的可用UART-通用异步收发器程序
usart_verilog
- 通用串行异步收发器8251的Verilog HDL源代码.doc
VHDL-XILINX-EXAMPLE26
- [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序列检测器的设计][13--用状态机对ADC0832电路控制实现SIN函数发生器][14--用状态机实现AD
UART
- 经典UART程序，通用异步收发器设计的vhdl语言
UART
- 输入时钟20M，波特率为9600，实现串口收发功能，通过修改内部分频系数可实现其它波特率的收发
transfer_1
- EDA实验--UART串口实验：UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位，次序遵循1位起始位、8位数据位（假定数据位为8位）、1位校验位（可选）、1位停止位。 UART 接收器 --- 串行数据帧和接收时钟是异步的，发送来的数据由逻辑1 变为逻辑0 可以视为一个数据帧的开始。接收器先要捕捉起始位，确定rxd 输入由1 到0，逻辑0 要8 个CLK16 时钟周期，才是
FPGA
- 用verilog实现的串口收发数据程序，已经调试通过
S11_USB
- S11_USB ,maxII 的FPGA芯片，USB20收发显示
uart
- M_UART 介绍了通用异步收发器（UART）的原理，并以可编程逻辑器件FPGA为核心控制部件，基于超高速硬件描述语言VHDL在Xilinx公司的SpartanⅡ系列的2sc200PQ208-5芯片上编程完成UART的设计。经测试，该设计完全达到了设计要求。
uart16550.tar
- uart16550 ip core 通用异步收发器vhdl源代码
串口通信收发模块
- verilog编写的串口通信的接收模块和发送模块，经过仿真有效
NIOS-II-wuxian-IP
- 基于双NIOS II 的IP 无线收发机_july_3.pdf-NIOS II of the IP based on dual transceiver _july_3.pdf
verilog串口收发模块程序
- 基于verilogHDL语言的RS232串口收发模块程序
uart
- 实现串口的收发，可以稳定的运行，经过测试，可以完全应用于项目中。(The implementation of the serial port and transceiver, can run stable)
通用异步收发器
- 用Verilog编写的uart通用异步收发器带testbench