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PN-arraycheck
- 在QuartusII运用ＡＨＤＬ语言，首先设计出PN发生器来产生一个11位的数据流在整个周期内有效数据有 =2047位；再设计状态机用来检测串行数据流中的序列。运用两个个计数器分别对PN码计数以及序列出现的次数计数。改变ＰＮ码结构可以作为通用数列检测器
fib_shulie
- 能够产生雯波契那数列，并在LED数码管上显示-Wenbo Qi series that can generate and display in the LED digital tube
Find_The_Prime
- VHDL 代码，用于查找一个数列的素数搜寻器。-Prime Number comparator
Fibonacci
- Fibonacci数列的VHDL实现，程序细分为了各个模块实现了Fibonacci数列计算。Fibonacci数列：1,1,2,3，5，8...即当前元素为前两个元素之和。-Fibonacci sequence of VHDL, the program modules in order to achieve sub-Fibonacci series. Fibonacci numbers: 1,1,2,3,5,8 ... that is the current element and the fi
ISE_lab10_fib
- excd-1 斐波那契数列的实现 数码管的显示-excd-1 fib
fib
- 一个基于VHDL编程的可用于FPGA实现的斐波那契数列计算器- implemented a circuit in VHDL that calculates Fibonacci numbers
斐波那契数列Verilog实现
- 斐波那契数列Verilog实现
feibonaqi
- 斐波那契数列，用VErilog语言实现非常好-Fibonacci sequence, using VErilog language is very good ha ha ha ha ha ha ha
RAM
- 用verilog实现了IP核的使用，例化了一个RAM，用来进行读写操作，另外还编写了斐波那契数列来进行测试。-Using verilog to achieve the use of IP core, the instantiation of a RAM, used to read and write operations, in addition to the preparation of the Fibonacci sequence for testing.
Fibonacci
- （1） clkdiv 模块：对50MHz 系统时钟 进行分频，分别得到190Hz，3Hz 信号。190Hz 信号用于动态扫描模块位选信号，3Hz 信号用于fib 模块。 （2） fib 模块：依据实验原理所述Fibonacci 数列原理，用VHDL 语言实现数列 （3） binbcd14：实现二进制码到BCD 码的转换，用于数码管显示。 （4） x7segbc：采用动态扫描，使用4 位数码管依次显示Fibonacci 数列数据。 实验采用3Hz 频率来产生Fibonacci