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dig_clk_lcd
- 数字钟的实现，由LCD动态显示，VHDL语言实现-the realization by the dynamic display LCD, VHDL
shzzh
- 这是在FPGA上实现的数字钟功能，用VERILOG语言编程，已功过编译，仿真验证-This is the FPGA to achieve the digital clock function with verilog programming language, compiler has merits and demerits. Simulation
shuzizhongshehi
- 能实现数字钟中时间的显示，并可对小时，分钟，秒进行调整
digital.clock
- 用vhdl语言实现多功能数字钟的设计 这是学习VHDL语言的经典例子
VerilogHDL_clock
- 基于Verilog HDL设计的多功能数字钟，有兴趣的
verilog1
- 基于FPGA的多功能数字钟Verilog设计2007-06-17 21:06基本功能： 1．具有时、分、秒计数显示功能（6位数码管构成），以24小时循环为计时基准。 2. 具有调节小时、分钟的功能。 3．具有整点报时功能，整点报时的同时数码管显示闪烁提示。
VerilogHDL_alarmclock
- 采用Verilog HDL语言编写的多功能数字钟，包括四个功能：时间显示与设置、秒表、闹钟、日期显示与设置，源代码对FPGA和CPLD学习者价值很高，
szz
- 是EDA设计的数字钟的VHDL语言程序，可用Max+Plus2进行编译，仿真并下载到芯片中。
digital_clock
- 用veriolg写的数字钟实验，具有定点报时，闰年判断，年月日显示，下载平台为spantan3s400。有详细注解。适合verilog学习
electroclock
- VHDL的数字钟，内含各个模块的源程序，可直接运行
clock
- 数字钟的VHDL源程序，可实现整点报时、闹钟的功能，还有常有星期的显示，已调试过
train
- 用 VHDL语言实现闹钟功能，可用于数字钟设计的单元电路，显示电路程序。
clock_design
- 数字钟的verilog代码，quartusII开发环境.
CLOCK
- 可以调整时间和设置闹钟的数字钟(VHDL)
clock
- 数字钟的程序，功能说明如下所示： 1.完成秒／分／时的依次显示并正确计数； 2.秒／分／时各段个位满10正确进位，秒／分能做到满60向前进位； 3.定时闹钟：实现整点报时，通过语音设备来实现具体的报时； 4.时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进行调整 5.可以选择使用12进制计时或者24进制计时。 使用QuartusII6.0编译仿真通过，语言使用的是VHDL，可以方便的移植到其他的平台上面。
myshizhong
- 该程序实现一个数字钟，带调整时间功能，在调整时间时，对应的位置闪烁显示。 CLR 为清零端，该键为‘1’时，时钟显示”000000“； EN 计数使能端，该键为‘1’时，时钟停止； MODE 模式选择按钮，在4种模式下循环：正常-小时调整-分调整-秒调整。 INC 调整时间按钮，该键为‘1’时，对应位置加1；
clockVHDL
- 利用VHDL语言设计的数字钟,能进行正常的时、分、秒计时功能，分别由6个数码管显示24h、60min、60s
topclock
- VHDL写的数字钟，功能很全
digitalclock
- 这是一个数字钟的VHDL实现.采用八段数码管显示！ --可调闹铃，可校时。
shuzizhong
- 数字钟代码，用VHDL语言设计一个数字钟系统，该系统具有显示时、分、秒的功能，具有较时功能，具有整点报时功能。