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16点快速傅立叶变换 16位数据输入输出
- 16点快速傅立叶变换 16位数据输入输出-16:00 Fast Fourier Transform 16 input and output data
fsm
- 检测输入数据中的“10110”序列，并记录检测到的序列的数目，当序列数目大于15时溢出。 输入信号：iclk //输入时钟 rst_ //复位信号 din //输入串行数据 输出信号：[3:0] catch //检测到的序列的数目 overflow //数目大于15 ，溢出
ADC1
- 用FPGA实现的ADC采样器，用VHDL编写，8个模拟信号通道地址,8位数据输出
9999counter
- ——9999计数器模块 四输出 设计要求频率计为四段显示，故计数器采用0~~9999计数，可以很好的利用数码管，以及增加频率计的精确度。模块内包含俩个进程，一为计数进程，二为时基信号控制计数模块数据输出进程。
数据结构c描述习题集答案
- 减1计数器 一、设计要求 用Verilog HDL语言设计一个计数器。 要求计数器具有异步置位/复位功能，可以进行自增和自减计数，其计数周期为2^N（N为二进制位数）。 二、设计原理 输入/输出说明： d：异步置数数据输入； q：当前计数器数据输出； clock：时钟脉冲； count_en：计数器计数使能控制（1：计数/0：停止计数）； updown：计数器进行自加/自减运算控制（1：自加/0：自减）； load_d-a counter a reduction, design requirem
用VHDL语言将并行的8位数据换成串行输出
- 用VHDL语言将并行的8位数据换成串行输出-The parallel 8 is the data replaced with the serial output
seri-para
- 串行数据经过串并转换成4位并行数据输出，而后再经过并串转换成串行数据输出，输出与输入相同，只是有延时-After the serial data string and convert it into a 4-bit parallel data output, and then convert the string through and the serial data output, the output and input the same, but delayed
ps
- VHDL语言编写的串并转换模块的源代码,用来将并行输入数据转换为串行数据输出-code for the transform of ps
VHDL
- 采用VHDL语言设计一个4通道的数据采集控制模块。系统的功能描述如下： 1.系统主时钟为100 MHz。 2.数据为16位-数据线上连续2次00FF后数据传输开始。 3.系统内部总线宽度为8位。 4.共有4个通道（ch1、ch2、ch3、ch4），每个通道配备100 Bytes的RAM，当存满数据后停止数据采集并且相应通道的状态位产生报警信号。 5.数据分为8位串行输出，输出时钟由外部数据读取电路给出。 6.具备显示模块驱动功能。由SEL信号设置显示的通道，DISPLAY
shifter
- 移位运算器SHIFTER 使用Verilog HDL 语言编写，其输入输出端分别与键盘/显示器LED 连接。移位运算器是时序电路，在J钟信号到来时状态产生变化， CLK 为其时钟脉冲。由S0、S1 、M 控制移位运算的功能状态，具有数据装入、数据保持、循环右移、带进位循环右移，循环左移、带进位循环左移等功能。 CLK 是时钟脉冲输入，通过键5 产生高低电平M 控制工作模式， M=l 时带进位循环移位，由键8 控制CO 为允许带进位移位输入，由键7 控制:S 控制移位模式0-3 ，由键6 控制
EXERCISE_5_3_4_3
- CLK 为其时钟脉冲 M 控制工作模式 CO 为允许带进位移位输入 S 控制移位模式0-3 D[7..0]是移位数据输入 QB[7..0]是移位数据输出 CN是移位数据输出进位-M for the clock pulse CLK mode control allow CO to enter into the S displacement control mode shift 0-3 D [7 .. 0] is the data input shift
daima
- 状态机控制AD转换模块 该模块主要实现对MAX197的控制：根据设计需要对芯片进行初始化（包括写控制字选择输入电压值范围、选择通道以及工作模式），并把通道数送指示灯显示以及用键盘控制通道号（按一下，通道号加1，同时点亮相应的指示灯，循环使用个通道）；控制状态机的工作时序，并置两次采集到的数据为12位数据输出，并经过锁存进程来锁存数据，最后从锁存器中把输出数据-The state machine controls AD and changes the module this module ma
intfit
- 基于Farrow结构的平方内插器，其中输入为8位的小数插值相位和8位的输入数据，实现8位数据输出，仿真验证结果显示此种方法占用资源少。-Farrow structure based on the square interpolator, which enter the decimal for the 8-bit and 8-phase interpolation of the input data to achieve 8-bit data output, simulation results
pinlvji_5
- 用Verilog语言实现的5位频率计设计，为实现功能验证，测频信号是由内部时钟源分频得到，为25KHZ，数据输出为串行输出。使用的硬件资源是altera公司的EPM7218，晶振为40MHZ。-Verilog language used to achieve the five frequency meter design, to achieve functional verification, signal frequency measurement by the internal clock
d-flip
- 同步复位的D 触发器，该触发器有一个数据输入端D，时钟输入端CLK，清 零输入端CLR，数据输出端Q。CLR为1时，触发器复位-Synchronous reset D flip-flop, the flip-flop has a data input D, the clock input CLK, clear input CLR, the data output Q. CLR 1, the trigger reset
memtest
- 在数字系统中，一般存在多个芯片，利用不同的特点用于实现不同的功能，一般都包含CPU,FPGA,AD,DA,memory，ASSP（专用标准模块）,ASIC等。CPU用于进行智能控制，FPGA进行硬件算法处理和多设备接口，AD进行模数转换，DA进行数模转换，memory存储临时数据。因此，FPGA如何与其他芯片进行通讯是重要的设计内容。数据输入，数据输出，双向通讯，指令传递，地址管理，不同时钟的异步通讯问题等等都需要处理。最基本的MEMORY如SRAM(128KX8bbit静态存储器628128)
PULSE
- 这是一个将6组并行数据串行输出的VHDL源码，配合外部电路可以输出正负脉冲，还附有逻辑图哦。-This is a group of parallel data to serial output 6 of the VHDL source code, with the external circuit can output positive and negative pulses, also with a logic diagram oh.
vhdl5
- 利用IP core完成2X16字符液晶屏的访问。通过写命令来控制将数据写到哪一行；通过写数据，将数据输出在液晶屏上显示。-Using IP core to complete 2X16 character LCD screen access. By writing the command to control where the data write line by writing the data, output data displayed on the LCD screen.
4
- 双四选一数据选择器74LS153,1、写一个程序，用顺序描述语句和并发描述语句（选择信号代入语句或者条件信号代入语句）分别控制74LS153的一个输出端Q。 2、比较一下顺序语句与并行语句各自的优缺点。 输入：逻辑开关。输出：LED灯。 -A double four election data selector 74LS153, 1, write a program, with sequential and concurrent statements describe the sta
uart-txblock
- vhdl实现了UART的数据发送，将八位并行数据转成串行数据输出，并加上起始位和奇偶校验位，停止位。-vhdl UART data transmission realized, the eight parallel data into serial data output, plus the start bit and parity bits, stop bits.