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fpga_led
- 这个源代码是由专业人士编的，其作用是点亮数码管，检验开发板的好坏！-This source code is made by professionals, and its role is to light up digital tube, test development board is good or bad!
VerilogHDL_code
- 几个常用的接口实验的程序代码，用Verilog HDL语言编写的，包括七段数码管、拨码开关、蜂鸣器、矩阵键盘、串口、I2C、跑马灯等。-Some commonly used experimental procedures for the interface code, using Verilog HDL language, including Seven-Segment LED, DIP switch, buzzer, matrix keyboard, serial, I2C, marquees
sin_sample_clock
- EP2C CYCONLY 系列的FPGA时钟测试程序，是由内部时钟分频后，点亮数码显示灯来证明的。绝对好用的程序。编写的执行效率很高-EP2C CYCONLY series FPGA clock test procedure is determined by the internal clock frequency, the lamp lit digital display to prove. Absolute-to-use program. The preparation of the imp
CodeLock
- 用于模仿密码锁的工作过程。完成密码锁的核心控制功能。可实现数码输入、清除、退位、设置密码、错误提示、系统报警、解除报警、系统关闭等功能。-Used to imitate the work of the code lock process. Locks achieve the core control functions. Digital input can be achieved, clear, step down, set a password, error message, the syst
Mars_EP1C6F_Interface_demo(Verilog)
- FPGA开发板配套Verilog代码。芯片为Mars EP1C6F。一些接口通信的源码。包括7段数码管、I2C通讯等。-FPGA development board supporting Verilog code. Chips for the Mars EP1C6F. Some of the source interface. Including 7 digital tube, I2C communications.
counter
- 一个用数码管自动计数的verilog程序，DE2开发板实现-An automatic digital control procedures verilog count, DE2 development board implementation
Verilog_PS2
- 使用verilog，键盘输入，显示其扫描码在数码管上。-Using verilog, keyboard input, indicating its scanning code on the digital control.
8832135
- 一个具有“百分秒，秒，分”计时功能的数字跑表，可以实现一个小时以内的精确至百分之一秒的计时。 数字跑表的显示读者可以通过编写数码管显示程序来实现，本训练只给出数字跑表的实现过程。 读者还可以通过增加小时的计时功能，实现完整的跑表功能。-A " percentage of seconds, seconds, minutes," digital stopwatch timer can be achieved within an hour of precision to th
digi_clock
- 用VERILOG编写的数字电子钟，用数码管进行显示时间-VERILOG prepared with digital electronic clock with a nixie tube display time
pinlvji
- 频率计VHDL编程。设计一个4位数字显示的十进制频率计，其测量范围为1MHz，测量值通过4个数码管显示以8421BCD码形式输出，可通过开关实现量程控制，量程分10kHz、100kHz、1MHz三档(最大读数分别为9.999kHz、99.99kHz、999.9kHz)； 当输入信号的频率大于相应量程时，有溢出显示。 -Cymometer VHDL programming. Design of a 4-digit decimal display frequency, the measure
myclk
- 两位独立数码管100进制计数器，每1秒计数一次。从0到99，到99后又回到0.-Two independent 100-band digital tube counters, every time 1 seconds count. From 0 to 99, to 99 and then back to 0.
cu
- 用VHDL硬件描述语言编写数码管译码显示-Using VHDL hardware descr iption language decoding digital tube display
PS2
- 使用FPGA读取键盘的例子，同时读取数据可以由数码管显示。-Read the keyboard to use the example of FPGA, at the same time data can be read by the digital display.
dongtaishumaguan
- 用verilog HDL编写的基于fpga的动态数码管显示程序。-Verilog HDL prepared with fpga based digital control of dynamic display program.
shifter
- 移位运算器SHIFTER 使用Verilog HDL 语言编写，其输入输出端分别与键盘/显示器LED 连接。移位运算器是时序电路，在J钟信号到来时状态产生变化， CLK 为其时钟脉冲。由S0、S1 、M 控制移位运算的功能状态，具有数据装入、数据保持、循环右移、带进位循环右移，循环左移、带进位循环左移等功能。 CLK 是时钟脉冲输入，通过键5 产生高低电平M 控制工作模式， M=l 时带进位循环移位，由键8 控制CO 为允许带进位移位输入，由键7 控制:S 控制移位模式0-3 ，由键6 控制
subadd
- 一个四位二进制加/减运算器。 要求：当控制端G＝0时做加运算，G＝1时做减运算。用发光二极管表示运算结果的正、负。用数码管显示运算结果：加运算时，相加之和不超过15，减运算时，结果可正可负，但都用原码表示。-Plus a four binary/by calculator. Requirements: When the control terminal G = 0 when computing increases, G = 1 when computing reduced. Computin
vhdl
- 数码管现实bcd码的解码过程，0000-1001用数码管现实译码结果-Bcd nixie tube reality code
cpld
- CPLD VHDL 数码管程序 流水灯程序 时钟程序 -CPLD VHDL program LED lights water clock procedures procedures CPLD VHDL program LED lights process water clock procedures
vhdl
- ps2 vhdl 实现键盘输入 数码管显示ascii码-ps2 vhdl
VHDLSourceProgramofAudioFrequencySignalGenerator.r
- 音频信号发生器的VHDL源程序,在FPGA中实现不同频率的输出并将按键信息送给数码管显示。-VHDL source program of Audio Frequency Signal Generator